FPGA习题集与参考答案

1、 PAGE PAGE 24 / 24习题集及参考答案一、填空题一般把EDA 技术的发展分为（）个阶段。FPGA/CPLD/HDL编程下载、硬件测试，正确的设计顺序是（）。在EDA工具中，能完成在目标系统器件上布局布线的软件称为（。设计输入完成之后，应立即对文件进行（。基于硬件描述语言的数字系统设计目前最常用的设计方法称为（）设计法。将硬件描述语言转化为硬件电路的过程称为（。IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为（）IP。SOC系统又称为（）系统。SOPC系统又称为（）系统。将硬核和固核作为（）IP核，而软核作为（）IPIP核在EDA技术和开发中具有十分重要的

2、地位以HDL方式提供的IP被称（。HDL综合器就是逻辑综合的过程，把可综合的HDL转化成硬件电路时， 包含了三个过程，分别是（。EDA软件工具大致可以由五个模块构成分别是设计输入编辑器（、（）和（。按仿真电路描述级别的不同 仿真器分（仿真（仿真（仿真和门级仿真。系统仿真分为（）、（）和（）。（满足一定的语法规范，但不能保证设计功能满足期望。（带有布局布线后产生的时序信息，是理想情况下的验证。（作情况更加接近。目前Xilinx公司生产的FPGA主要采用了（）配置存储器结构。描述测试信号的变化和测试工程的模块叫做（）。现代电子系统设计领域中的EDA采用（）的设计方法。有限状态机可分为（）状态机和（

3、）状态机两类。HDL中的端口类型有三类：（）、（）、输入输出端口。HDL常用两大数据类型： （）、（FPGA/CPLD设计流程为：原理图/HDL文本输入（）综配（编程下载硬件测试。（）是描述数据在寄存器之间流动和处理的过程。连续赋值常用于数据流行为建模，常以（）为关键词。HDL有两种过程赋值方式：（）和（）。timescale1ns/100ps中1ns代表（），100ps代表（）。未来的集成电路技术的发展趋势，把整上系统集成在一个芯片上去，这种芯片被称为（从互连结构上可将PLD 分为确定型和统计型两类。确定型结构的代表是（），统计型结构代表是（） 。CPLD是由（）的结构演变而来的。FPGA的

4、核心部分是（），由内部逻辑块矩阵和周围I/O接口模块组成。把基于电可擦除存储单元的 EEPROM 或 Flash 技术的 CPLD 的在系统下载称为（），E2CMOS 单元阵列的过程。根据配置数据线数，器件配置可分为并行配置和串行配置两类。串行配置以（ ） 为单位将配置数据载人可编程器件：而并行配置一般以（ 载入配置数据。 ） 模 式 。可编程逻辑器件的配置方式分为（ ）和（ ）两类。是在（ ）年正式推出的。在verilogHDL的always 块本身是（）语句。HDL中的always 语句中的语句是（）语句。VerilogHDL提供了标准的系统任务，用于常用的操作。如显示、文件输入/输出等，

5、系统函数前都有一个标志符（）加以确认。 HDL 很好地支持了“自顶向下”的设计理念，即，复杂任务分解成的小模块完成后，可以通过（）的方式，将系统组装起来。 HDL （功能，以综合或者提供仿真模型为设计目的；另一种是 （）模块，即，为功能模块的测试提供信号源激励、输出数据监测。 语言中，标识符可以是任意一组字母、数字（合。state，State ，这两个标识符是（）同。45.assignc=ab?a：b中，若a=3,b=2,则c=（）;若a=2,b=3,则c=（。在HDL的逻辑运算中，设A=4b1010，则表达A的结果为（）在gL设2 ，则a&b（，a|b 果为（。在HDL的逻辑运算中，设a=4

6、b1010，a1结果是（。二、EDA 名词解释1.ASIC ， 2.CPLD, 3.FPGA,4.IC, 5.LUT .6.PCB.7.RTL,8.FSM,9.GAL,10.ISP, 12.PBD,13.BBD三、选择题任HDL的端口声明语句中，用（）关键字声明端口为双向端口A：inoutB：INOUTC：BUFFERD：bufferHDLassign语句建模的方法一般称为（ ）方法。A：连续赋值B：并行赋值C：串行赋值IP核在EDA技术和开发中具有十分重要的地位，IP是指（。A：知识产权B：互联网协议C：网络地址D：都不是在verilogHDL的always 块本身是（）语句A：顺序B：并行

7、C：顺序或并行D：串行HDLA=8b11010001,B=8b00011001,则表达式“A&B”的结果为（）A：8b00010001C：8b11001000大规模可编程器件主要有FPGACPLD两类，下列对FPGA结构与工作原理的描述中， 正确的是（。A：FPGA 是基于乘积项结构的可编程逻辑器件；B：FPGA 是全称为复杂可编程逻辑器件；CSRAM FPGA 器件，在每次上电后必须进行一次配置； DAltera 公司生产的器件中，MAX7000 FPGA 结构。下列A（。A： ISEB：ModelSimC：QuartusIID：Synplify（A： State0B：9moonC：Not_

8、Ack_0D：signal关于gL（ A：B：3o276C：3d170D：2h3EFPGACPLDCPLD结构与工作原理的描述中， 正确的是（ 。A：CPLD是基于查找表结构的可编程逻辑器件； B：CPLD即是现场可编程逻辑器件的英文简称； CCPLDGAL的结构扩展而来；D：在 Xilinx 公司生产的器件中，XC9500 系列属 CPLD 结构；IPEDAVHDL等硬件描述语言描述的IP核为（。A 瘦B：固C：胖IPD：都不是不完整的IF语句，其综合结果可实现（。A： 时序逻辑电路B：组合逻辑电路C：双向电路D： 三态控制电路CPLD的可编程是主要基于什么结构（ 。A （LUT）C：可编程

9、B：ROM可编程D：与或阵列可编程P核在A LP（）A： 硬IPB：固C：软D：都不是；15设a=4b1010，b=4b0001，c=4b1xz0则下列式子的值为1的是（）A：abB：a=cC：13-ab)设a=2 ，b=0，则下列式子中等于X的是（。A： a &bB： a|bC：!aD： x &aFPGA可编程逻辑基于的可编程结构基于（。A： LUT 构B：乘积项结构C：PLDD：都不对CPLD （。A： LUT 构B： 乘积项结构C：PLDD：都不对下列运算符优先级最高的是（ 。A：！B：+C ：&D：20设a=1b1，b=3b101，c=4b1010则X=a，b，c的值的等于（）A：B：

10、8b10101011C：8b11010101EDA开发软件要求的某种形式表示出来，并送入计算机的过程，称为 （。A：设计的输入B：设计的输出C：仿真D：综合EDA 技术的发展分为（）个阶段。A：2B：3C：4D：5设计输入完成之后，应立即对文件进行（。A：编译B：编辑C：功能仿真D：时序仿真VHDL是在（）年正式推出的。A：1983B：1985C：1987D：1989HDL是在（）年正式推出的。A：1983B：1985C：1987D：1989基于硬件描述语言的数字系统设计目前最常用的设计方法称为（）设计法。A：自底向上B：自顶向下C：积木式D：顶层在EDA工具中，能将硬件描述语言转化为硬件电路

11、的重要工具软件为（。A：仿真器B：综合器C：适配器D：下载器在EDA工具中，能完成在目标系统器件上布局布线的软件称为（。A：仿真器B：综合器C：适配器D：下载器逻辑器件（）属于非用户定制电路。A：逻辑门B：PROMD：GAL可编程逻辑器件PLD属于（）电路。A：半用户定制B：全用户定制C：自动生成D：非用户定制PLD基本结构部分的是（。A：与门阵列B：输入缓存C：与非门阵列：或门阵列任HDL的标识符使用字母的规则是（。A：大小写相同B：大小写不同C：只允许大写D：只允许小写操作符是HDL预定义的函数命名，操作符是由（）字符组成的。A：1B：2C：3D：13在HDL模块中，task语句类似高级语

12、言中的（。A：函数B：常数C：变量D：子程序在HDL模块中，函数调用时返回一个用于（）的值。A： 表达式B：输出C：输入D：程序包HDL中的always 语句中的语句是（）语句。A： 串行 B： 顺序 C： 并行 D：顺序或并行if语句，其综合结果可实现（ 。A：条件相与的逻辑 B：条件相或的逻辑 C：条件相异或的逻辑 D：三态控制电路if语句，其综合结果可实现（ 。A：带优先级且条件相与的逻辑电路 B：双向控制电路C：三态控制电路D：条件相异或的逻辑电路FPGA/CPLD设计流程是正确的（ 。A：原理图/HDL文本输入-功能仿真-综合-编程下载-硬件测试B：原理图/HDL文本输入-综合-功能

13、仿真-编程下载-硬件测试C：原理图/HDL文本输入-功能仿真-综合编程下载-适配-硬件测试D：原理图/HDL文本输入-功能仿真-编程下载-硬件测试四、简答题EDA技术的发展历程？EDA 技术？EDA 技术中，什么是自顶向下的设计方法？自顶向下的设计方法有什么重要意义？简要说明目前现代数字系统的发展趋势是什么？简述原理图设计法设计方法的优缺点。什么是综合？综合的步骤是什么？什么是基于平台的设计？现有平台分为哪几个类型？目前，目前数字专用集成电路的设计主要采用三种方式？各有什么特点？SOCSOPC?SOPC技术含义是什么？SOPCSOC技术的区别是什么？SOPC技术是指什么？SOPC的技术优势是什

14、么？真，设计的正确性是否能得到保证？综合完成的主要工作是什么？实现（Implement）完成的主要工作是什么？HDL语言的特点是什么？简述阻塞赋值与非阻塞赋值的不同。简述过程赋值和连续赋值的区别。IP?IP?IP软核，它的特点是什么？IP分为哪几类？根据功能方面的划分分为哪两类？FPGACPLD?25timescale指令的作用是什么。HDL完成设计后，必须应用测试程序（testbench）对设计的正确性进行验证。测FPGA，CPLD？他们分别是基于什么结构的可编程逻辑结构？CPLD是基于什么结构的可编程逻辑器件？其基本结构由哪几部分组成。FPGA是于什么结构的可编程逻辑器件？其基本结构由哪几

15、部分组成。PLD器件按照编程方式不同，可以分为哪几类？解释编程与配置这两个概念。FPGA配置有哪些模式，主动配置和从动配置的主要区别是什么？FPGAPROME2PROM？五、程序补充完整3-8描述，试补充完整。空（1）decoder_38(out,in)output7：0 out; input2：0 in; reg7：0 out空（2）(in)begin空 （3）(in) 3d0：out=8b11111110;3d1：out=8b11111101；3d7：out=8b01111111; endcase空（4） 空（5）4HDL描述，试补充完整。空（1）count4(out,reset,clk)

16、output3：0 out; 空reg3：0out;空（3）(posedge clk)空（4）if(reset) out=0;elseend空（5）D触发器，试补充完整。空（1）dflop(d，reset，clk，q);inputd，clk; input reset; 空（2）q; regq；空（3） (posedge clk)if(reset)q = 0;elseq =空（4）;空（5）mux21u1二选一选择器进行测试，试补充完整。空（1）1ns/100psModule 空（2）;reg A，B； reg SEL； wire C；mux21u1 ( .a(A)，.b(B)， .sel (S

17、EL)， .c(C);空（3）beginA=0;B = 0;SEL=0;#10 begin A=1;B=0;SEL=0; end #10 begin A=0;B=0;SEL=1;end#10 $空（4）; end空（5）clock120的时钟，clock_pshiftclock1(clock_pshift，clock1output clock_pshift，clock1; reg clock1;wire clock_pshift; 空 （2） T=20; parameter pshift=2; 空（3）clock1 =0; always# (T/2) clock1=clock1;空（4）#PS

18、HIFT clock_pshift=clock1;空（5）8位移位寄存器，试补充完整。空（1）shifter(空（2）,clr,dout);input din,clk,clr; output空（3）dout; reg7：0 dout;always (posedge clk)beginif(空（4）)dout=elsebegindout=doutdout0 = din; end空（5）endmodule下面程序描述了一个数据选择器MUX，试补充完整。空（1）mux(data_in1，data_in2，sel，data_out);inputdata_in1，data_in2; input 1：0s

19、el;output data_out; always （空（2） begincase（空（3）2b00：data_out=data_in1data_in2; 2b01：data_out=data_in1|data_in2; 2b10：data_out=data_in1data_in2; data_out=data_in1;空（4：tx；endcaseend空（5）下面程序描述了一个返回两个数中的最大值的函数。试补充完整。空（1）3：0max; 空（2）3：0beginmax=a; max=b;空（4）空（5）if (空（3）) else六、程序改错5处错误，试找出错误并修改正确。第 1 行 m

20、odule divide2( clk , clk_o, reset)第2 行inputclk ,reset;第3 行outputclk_o;第 4 行 wire in;第 5 行 wire out ;第 6 行 always ( posedge clk or posedge reset)第 7 行 if ( reset)第 8 行out = 0;第 9 行else第 10 行 out = in;第 11 行assign in =out;第 12 行 assign clk_o = out;5处错误，试找出错误并修改正确。第 1 行 module dff8(reset, d, q);第 2 行 i

21、nput clk;第 3 行 input reset; 4input7：0 d; 5outputq;第 6 行 reg7：0 q;第 7 行 initial (posedge clk)第 8 行if(reset)第 9 行 q = 0;第 10 行 else第 11 行 q =0;i=i-1) 第 10 行 outi=ai&bi; 第 12 行 always(code or a or b)第 13 行 begin第 14 行 case(code)第15行2b00：my_hand(a,b,c);第16行2b01：c=a|b;第17行2b10：c=a-b;第18行2b11：c=a+b;第 19 行

22、 end第 20 行 endmodule;5处错误，试找出错误并修改正确。第1行第2行第3行第4行第5行第6行第7行第8行第9行第10行第11行第12行module mux4_1(out,in0,in1,in2,in3,sel); inputout;input in0,in1,in2,in3; inputsel;reg out; always(case(sel)2b01： out=in0; 2b01： out=in1; 2b10： out=in2; 2b11： out=in3; default： out=2bx;第13行endmodule5处错误，试找出错误并修改正确。第1行moduleenc

23、oder8_3(none_on,outcode,a,b,c,d,e,f,g,h);第2行outputnone_on;第3行output3：0outcode; 第4行input a,b,c,d,e,f,g,h; 第5行reg3：0outtemp;第6行assignnone_on,outcode=outtemp;第7行always(aorborcordoreorforgorh)第8行 if(h)第 9 行 else if(g) outtemp=4b0110; 第 10 行 else if(f) outtemp=4b0101; 第 11 行 else if(e) outtemp=4b0100; 第

24、12 行 else if(d) outtemp=4b0011; 第 13 行 else if(c) outtemp=4b0010; 第 14 行 else if(b) outtemp=4b0001; 第 15 行 else if(a) outtemp=4b0000; 第16行 elseif第 17 行 end第18行endmodule下面的中有5处错误，试找出错误并修改正确。第1行moduleshifter();第2行input din,clk,clr; 第3行output7：0 dout; 第4行reg7：0dout;第5行alway(posedgeclk)第6行if(clr)dout =8

25、b0;第7行else第8行begin第9行dout = dout 1;第10行dout0 =din;第11行end第12行endmodule七、程序分析与设计741。8位串入并出移位寄存器。2倍分频功能的模块。试描述一个异步复位、二十进制的减法计数器。4B为加数，CIN为进位输入，S为加和，COUT为进位输出。8位加法计数器21多路选择器。用阻塞赋值方式描述移位寄存器。for2个位数相乘。83优先编码器。1的D触发器。4位并串转换器。,用于检测串行的二进制序列1时, 1,0。画出状态图写出实现程序。clk的控制下检测输入的串行数据是否为“101”flag_out0。D 设计程序。根据程序。IN

26、PUTOUTPUTINPUTOUTPUTQDQDDFFDFFORINPUTyoutclk习题集解答一、填空题1.（3）2.( )3.( )4.( 编译)5.( 自顶向下)6.( 综合)7.( 软)8.(片上系统)、可编程片上系统)9.( 硬)、(软)10.( 软IP)11.( 化)、(化)、(射)12.（HDL 综合器（仿真器（适配器或布局、布线器（下载器）13.（系统级（行为级级）14.（行为仿真）、（功能仿真）、（时序仿真）15.( 为)16.( 能)17.( 序)18.（SRAM）19.（测试平台testbench）20.（自顶向下）21.（Mealy）、（Moore）22.（输入端口）

27、、（输出端口）23.（线网类型）、（寄存器类型） 24.（功能仿真）、（时序仿真）25.（数据流级建模）26.（assign）27.（阻塞赋值）、（非阻塞赋值） 28.（时间单位）、（时间精度）29.（片上系统SOC）30.（CPLD、（FPGA）31.（简单PLD）32.（逻辑单元阵列LCA）33.（编程）34.（Bit 比特、(Byte字节)36. （主动配置）、（从动配置）37.（1983）38.（并行）39）（$ ）41）42.（功能）、（测试）43.（$ ）44.（不同）45（3 （3）47（）48.（4b0101）二、EDA 名词解释ApplicationSpecificInteg

28、ratedCircuit，专用集成电路ComplexProgrammableLogicDevice 复杂可编程逻辑块FiledProgrammableGateArray 现场可编程门阵列integratedcircuit 集成电路lookuptable 查找表PrintedCircuitBoard印制电路板RegisterTransferLevel寄存器传输级FiniteStateMachine 有限状态机GenericArrayLogic 可编程通用阵列逻辑在系统编程Platform-BasedDesign 基于平台的设计方法Block-Baseddesign基于块的设计三、选择题1-5AA

29、ABA6-10CBBAD11-15DADCA16-20D A B AD3135CBDDA2125 A BB A3639 B A A A2630 B B C A A四、简答题（0A （2）到了 80 年代，为了适应电子产品在规模和制作上的需要，应运出现了以计算机仿真和自动布线为核心技术的第二代 EDA 技术。（3）90 年代后，随着科学技术的发展，出现了以高级语言描述、系统级仿真和综合技术为特征的第三代 EDA 技术。 EDA 和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。其方案的验证与设计、电路与 PCB 设计专用集成电路设计等都由电子系统设计师借助于EDA工具完成。（DA

30、2（5）构等方面具有更大的自由度。（O2）”测试三个设计验证过程。FPGA映射。SOC软硬件协同设计新方法，是基于块的设BBD方法的延伸，它扩展了设计重用的理念，强调系统级复用，包含了时序驱动的设计BBD的各种技术，支持软硬件协同设计，提供系统级的算法和结构分析。为中心的平台；完整的可编程平台。（风险也非常大。过验证后，再对各局部功能单元进行优化PLDPLD答：SOC IP IP 核和存储器(或片外存储控制接口) 、数据通路、与外部系统的数据接口等部件集成在单一芯片上。SOPC 就是基于可编程逻辑器件的 SOC 设计方案答：SOPC PLD ASICSOC 解决方案。SSOPCSOCFPGAA

31、SIC的区别。SOPCSOC发展的新阶段， 答：SOPCPLDASICSOC 解C （2A （C产品尺寸也减小。行编译之前进行的逻辑功能验证，不包含延时信息。 时序仿真是在选择了具体器件并完成部延时不一样，不同的布局、布线方案会给延时造成不同的影响。只做功能仿真，不做时序仿真，设计的正确性是不能得到保证。答：综合的主要工作将硬件描述语言转化成硬件电路。实现（Implement）是指将综合 答：VHDL 。 HDL语言允许用户在不同的抽象层次上对电路进行建模，底层描述能力较强。18答：阻塞赋值： =；必须是阻塞赋值完成后，才进行下一条语句的执行；赋值一旦完成，等号左边的变量值立刻发生变化=,非阻

32、塞赋值在赋值开始时计算表达式右边的值，到了本次仿真周期结束同一个顺序块中，非阻塞赋值表达式的书写顺序，不影响赋值的结果。答：过程赋值和连续赋值的区别：过程赋值无关键字（过程连续赋值除外） 用“= ”和“b（4）end（5）endfunction六、程序改错题 1：（1）第1行加；（2）第5行wire改为reg（3）第6行always 后加第=改为=第12行后面加endmodule题 2：1moduledff8(clk,resetdq);第5行改为output7：0q;（3）第7行initial 改为（4）第7行敏感变量加posedgereset（5）第12行去掉题3：（1）第1行加;（2）第7

33、行改为case(indec)（3）第8行改为4d0(4)第17行和18行之间加default：decodeout=7bx;（5）第 19 行后 endmodule题 4：（1）第1行“”为timescale10ns/1ns（2）第4行加parameter（3）第5行always改为initial（4）第12行之后加join（5）13 行去掉;5：（1）第1行加分号第8行后加begin（3）第后加endtask（4）第18行后加endcase （5）第20行后去掉分号题6：（1）第2加input改成output；（2）第4行正确为：input1：0sel;第6行正确为：always(in0ori

34、n1orin2orin3orsel)第8行正确为：2b00：out=in0;（5）第12行后面题7：第3行正确为output2：0outcode;第7行正确为：always(aorborcordoreorforgorh)第7行后添加：begin第8行正确为：elseouttemp=4b1000;第18行后面加题8：第1行正确为：moduleshifter(din,clk,clr,dout);第5行正确为：always(posedgeclk)第5行后添加：begin第6行正确为：if (clr)dout=8b0;第10行后面加七、程序分析与设计7pass;input6：0 vote; reg2：

35、0 sum; integer i;reg pass; always(vote) beginsum=0; for(i=0;i4) pass=1; else pass=0;end endmodule8位串入并出移位寄存器： moduleshiftreg(clr,clk,din,LorR,dout);input clr,clk,din; input LorR;output 7：0dout; reg 7：0 fifo; assign dout=fifo;always(posedge clk) if(clr)fifo=0; elseif(LorR)fifo=fifo6：0,din; elsefifo=d

36、in,fifo7：1; endmodule2倍分频功能的模块： module divide2( clk , clk_o, reset); inputclk ,reset;outputwirein;reg out ;always ( posedge clk or posedge reset)if(reset) out =elseout = in; assignin=out;assign clk_o = out; endmodule异步复位、二十进制的减法计数器：module CNT20(CLK, RST, CQ, COUT);input CLK,RST; output4：0 CQ; output

37、 COUT; reg4：0 CQI; reg COUT;always (posedge CLK or negedge RST) beginif (!RST)beginCQI=5b0;endelse if (CQI=5b0) beginCQI=5b10100;elseendbeginCQI=CQI-1;COUT=1b0;endendassign CQ=CQI; endmodule4“ module adder8(A,B,CIN,S,COUT); input8：0A,B;input CIN;output8：0S;output COUT;assign COUT,S=A+B+CIN;endmodule

38、8位计数器： module count(out,data,load,reset,clk); output7：0out;input7：0 data;input load,clk,reset; reg7：0 out;always (posedge clk)beginif(!reset)out = elseif(load)out = data; elseout = out + 1; endendmodule21持续赋值module MUX21_1(out,a,b,sel); input a,b,sel;outputout;assignout=(sel=0)?a：b; endmodule阻塞赋值mod

39、ule MUX21_2(out,a,b,sel); input a,b,sel;outputregout;always(a or b or sel) beginif(sel=0) out=a; elseend endmodulemodule block3(Q0,Q1,Q2,Q3,din,clk); outputQ0,Q1,Q2,Q3;input clk,din;reg Q0,Q1,Q2,Q3;always (posedge clk) beginQ0=din;/ 还有其他多种方式Q1=Q0; Q2=Q1; Q3=Q2;end endmodule2个位数相乘：module mult_for(out

40、come,a,b); parameter size=8; inputsize：1 a,b;output2*size：1 outcome;reg2*size：1 outcome; integer i;always (a or b) begin outcome=0;for(i=1; i=size; i=i+1)if(bi)outcome=outcome+(a(i-1); endendmodule83优先编码器：module encoder8_3(none_on,outcode,a,b,c,d,e,f,g,h); output none_on;output2：0 outcode; input a,b

41、,c,d,e,f,g,h; reg3：0 outtemp;assign none_on,outcode=outtemp; always (a or b or c or d or e or f or g or h)beginif(h)else if(g) outtemp=4b0110; else if(f) outtemp=4b0101;else if(e) outtemp=4b0100; else if(d) outtemp=4b0011; else if(c) outtemp=4b0010; else if(b) outtemp=4b0001; else if(a) outtemp=4b0000; elseend endmodule1的D触发器： moduleDFF1(q,qn,d,clk,set,reset);input d,clk,set,reset; output q,qn;reg q,qn;always (posedge clk or negedge set or negedge reset) beginif(!reset) begin q =qn = 1; endelse if (!set) beginq = 1;qn = 0; endelsebegin q =q