数字电子技术基础(第3版) 李庆常 王美玲 课后习题答案

1、第 2 章 逻辑代数及其化简2-1 分别将十进制数 29.625，127.175 和 378.425 转换成二进制数。解答：(29.625) 210(127.175) =(111,1111.0010,1100,)102(378.425) =(1,0111,1010.0110,1100,)1022-2 分别将二进制数 101101.11010111 和 101011.101101转换成十进制数。解答：(101101.11010111)=(45.83984375)102(101011.101101)=(43.703125)2102-3 分别将二进制数 100110.100111 和 1010111

2、01.1100111转换成十六进制数。解答：(100110.100111)=(0010,0110.1001,1100) =(26.9C)2216(101011101.1100111)=(1,0101,1101.1100,1110)=(15D.CE)22162-4 分别将十六进制数 3AD.6EBH 和 6C2B.4A7H 转换成二进制数。解答：(3AD.6EB) =(11,1010,1101.0110,1110,1011)162(6C2B.4A7) =(110,1100,0010,1011.0100,1010,0111)1622-5 试用真值表法证明下列逻辑等式：(1) + AC+ = + C

3、(2) + + = + + (3) + + CA= + + (4) + + + = A+ (5) + + + DA= + (6) + + = A+ B证明：(1) + += +C1真值表如下所示：由真值表可知，逻辑等式成立。(2) + + = + + 真值表如下所示：A00001111B00110011C010101010011110100111101由真值表可知，逻辑等式成立。(3) +CA= +真值表如下所示：A0000B0011C010101110111211110011010111101110由真值表可知，逻辑等式成立。(4) + + = A+真值表如下所示：+ + (5) + +DA

4、= + + +DA+ 000010 00 11 01 10 0100001000000003(6) + + = A+B+ + 0000111100110011010101011111110011111100由真值表可知，逻辑等式成立。2-6 求下列各逻辑函数 F 的反函数F 和对偶式 :F(1) F = A+ + 1(2) F = (A+ B)(A+ ABC+ (B+ C)+ + 24(3) F = A+ B+ + 3(4) F = + + C+ + B+ D4( )(5) F = + + 5(6) F = + + + 6解答：(1) F = A+ + 1F = (A+B+C)(A+C)1F

5、= (A+B+C)(A+C)1(2) F = (A+ B)(A+ ABC+ (B+ C)+ + 2F =(+ +B+C)A+(A+B)(A+B+C)2F =(+ +B+C)A+(A+B)(A+B+C)2(3) F = A+ B+ + 3F = +DA+D+B3F = +DA+D+B3(4) F = + + C+ + B+ D4F =(A+B)(B+DC(A+B)4F =(A+B)(B+DC(A+B)4( )(5) F = + + 5F =(A+B)(A+B)+(B+C)(B+C)5F =(A+B)(A+B)+(B+C)(B+C)5(6) F = + + + 6F =C+DC+D)(A+C)(D

6、+B)65F =C+DC+D)(A+C)(D+B)62-7 某逻辑电路有 ABC共 3 个输入端，一个输出端F，当输入信号中有奇数个1 时，输出 F 为 1，否则输出为0，试列出此逻辑函数的真值表，写出其逻辑函数表达式，并画出逻辑电路图。解答：由题意可列出真值表如下：F01101001F = + + + 由真值表可以得到函数表达式为：逻辑电路如图 T2-7 所示：ABCABABCABC图 T2-72-8 设计一个 3 人表决电路，要求：当输入 A、C中有半数以上人同意时，决议才能通过，但 A有否决权，如 A不同意，即使 、C 都同意，决议也不能通过。解答：定义变量 A、B、C，1 代表同意，0

7、 代表不同意；F 为结果，1 代表通过，0 代表不能通过。由题意可列出真值表如下：6F00000111F = + + ，化简可以得到F=+。由真值表可以得到函数表达式为2-9 试用代数公式法证明题 2-5 中的各等式。+ += +C（1）证明：+ += +(A+BC+ + = + + （2）证明：+ + = + = +(+ + )= + + +CA= +（3）证明：+CA=(+BC)+(+CA)+(+CA)= +CA+ +=(+BC)+(+CA)+ AB)= + + = A+（4）证明：+ + = A+ = +C)+= A+7+ +DA= + （5）证明：+ +DA=(A+B)(B+CC+D)

8、(D+ )=(+ +BC +)= + + + = A+B（6）证明：+ + = + A+B+ =(A+ )+(+B)= A+B2-10 证明下列异或运算公式：(1) A? A 0(2) A? 1 A(3) A? 0 A(4) A? A 1(5) ? A(6) A? B A? B解答：AA=0（1）（2）（3）（4）证明：AA= + =0+0=0A1= A证明：A1= 1+ 1= i0+ 1=0+1=1A0= A证明：A0= i0+ i0= 1+ i0= AAA=1证明：8AA= + = + = A+A=1= A（5）（6）证明：= i+ i= (A+B)+(A+B)= + = AAB= AB证

9、明：AB= + = + = + = =(A+B)(A+B)= + = AB2-11 用公式法化简下列逻辑函数为最简与或式：(1) F = + + (+ CD)1(2) F = + + + 2(3) F = (+ AB)(A+ B)3(4) F = (A+ )(A+ + C)4(5) F = + (B+ C+ D)5(6) F = (A+ B)(A+ ABC+ (B+ C)+ + 6解答：F = + + (+)1（1）化简：F = + + (+)= A+ (+CD)1= A+B(+)= AB(+CD)= F = + + + 2（2）化简：F = + + + = (+C)+ + 2= (B+C)+

10、 + = + + = A+ =(A A B C )+ + ( + )+= + + + = + + A= + A= A+9F =(+ AB)(A+B)3（3）化简：F =(+ AB)(A+B)=(+ AB)= + =0+0=03F =(A+ )(A+C)4（4）化简：F =(A+ )(A+C)=(A+B)(A+B+C)=(A+B)=04F = + (B+C+D)5（5）化简：F = + (B+C+D)=(A+B)(A+C+D)(B+C+D)5=(+ + + +)(B+C+D)=(+ + +)(B+C+D)=(+ + +)(B+C+D)=(+ + AD)(B+C+D)= + + + + + + +

11、 + = + + F =(A+B)(A+ ABC+ (B+C)+ + 6（6）化简：F =(A+B)(A+ ABC+ (B+C)+ + 6=(A+ C+ A+ + = + A+ + = A+ = A+B+= A+B+C2-12 用卡诺图化简下列逻辑函数为最简与或式：(1) F =(3,5,6,7)1(2) F =(4,5,6,7,8,9,10,11,12,13)(2,3,6,7,10,11,12,15)(1,3,4,5,8,9,13,15)2(3) F =3(4) F =410(5) F =(1,3,4,6,7,9,11,12,14,15)(0,2,4,7,8,9,12,13,14,15)5(

12、6) F =6解答：F = 3,5,6,7）（1）1卡诺图：1001F = 3,5,6,7= + +由卡诺图可知：1F = 4,5,6,7,8,9,10,11,12,13）（2）2卡诺图：11 100101F = 4,5,6,7,8,9,10,11,12,13= + + 由卡诺图可知：2F = 2,3,6,7,10,11,12,15）（3）3卡诺图：11 1000011110001000001111110111F = 2,3,6,7,10,11,12,15= + +由卡诺图可知：3F = 34,5,8,9,13,15 ）（4）4卡诺图：11 100000F = 134,5,8,9,13,15

13、= + + + 由卡诺图可知：4F = 134,6,7,9,11,12,14 15）（5）5卡诺图：11 100110F = 134,6,7,9,11,12,14 15= +由卡诺图可知：5F = 024,7,8,9,12,13,14,15 ）（6）6卡诺图：000111 1010112101100由卡诺图可知：F = 024,7,8,9,12,13,14,15 = + + + +62-13 对具有无关项+ = 0的下列逻辑函数进行化简：(1) F = + 1(2) F = AC+ 2(3) F = + + + 3(4) F = + + + 4（5）F = + ABCD+ + 5(6) F =

14、 + + 6解答：F = + 1（1）F = + = + + + = +B+ 1F = + 2（2）解：F = + = + + + = B+C2F = + + + 3（3）= + + + + = +B+ + = +B+ + = B+C+ = B+C+ F = + + + 4（4）13F = + + + 4= + + + + + = + + + + + = + + + + = + + + = + F = + + + 5（5）F = + + + 5= + + + + + = + + + + + = + + + + = + + + = + + = +F = + + 6（6）F = + + 6= +

15、+ + + = + + + = + + + = + 2-14 化简下列具有无关项的逻辑函数：(1) F =(0,1,3,5,8)+1(2) F =(0,1,2,3,4,7,8,9) +(2,3,4,7,12,13,14)+(0,2,7,8,13,15)+? (10,11,12,13,14,15)? (5,6,8,9,10,11)2(3) F =3(4) F =? (1,5,6,9,10,11,12)4(5) F =(0,4,6,8,13)+? ? (5,7,13,15)5(6) F =(0,2,6,8,10,14) +6解答：F = (0,1,3,5,8) + (10,11,12,13,14,

16、15)（1）114卡诺图如图所示：11 10000111100010F = +由卡诺图可知：1F = (0,1,2,3,4,7,8,9) + (10,11,12,13,14,15)（2）2卡诺图如图所示：11 1010由卡诺图可知：2F = (2,3,4,7,12,13,14)+ (5,6,8,9,10,11)（3）3卡诺图如图所示：11 100001111011F = + +由卡诺图可知：3F = (0,2,7,8,13,15) + (1,5,6,9,10,11,12)（4）4卡诺图如图所示：1511 1000011110101F = +由卡诺图可知：4F = (0,4,6,8,13) +

17、（5）5卡诺图如图所示：11 1010F = B+ + 5由卡诺图可知：F = (0,2,6,8,10,14) + (5,7,13,15)（6）6卡诺图如图所示：11 1000011110100100001111F = +6由卡诺图可知：2-15 用 Multism2001 将下列逻辑函数式化简为与或形式。(1)Y(A，C，E)=E + ABDE+ + (+CD) 16(2)Y(A，C，E)=m(0，4，11，15，16，19，20，23，27，31)(3)Y(ADE)=35891213181922232425，28，29)(4)Y(A，C，E，F)=m(0，4，8，11，1215，16，17

18、，20，21，27，31，32，36，59，63)(5)Y(A，C，E，F)= m(3，7，9，11，15，16，19，27，29，36，41，43，45，47，48)(6)Y(A，C，E，F)= m(0，4，9，11，25，27，31，32，41，45，53，59，63)+(13，29，36，43，47，57，61)解答：F(,C,E)= E+ ABDE+ + AC(+CD)(1)在 Logic Convert 底部的逻辑表达式框内输入函数表达式，先得到对应真值表，再对真值表进行化简，可以得到最简与或形式：F(,C,E)= ABDE+ ABC+ A+ +EF(,C,E)= + + + +即F

19、(,C,E)= (0,4,11,15,16,19,20,23,27,31)(2)在 Logic Convert 对应真值表中的最小项设置为 1F(,C,E)= BDE+ +F(,C,E)= + +即：F(,C,E)= (1,3,5,8,9,12,13,18,19,22,23,24,25,28,29)(3)在 Logic Convert 对应真值表中的最小项设置为 1F(,C,E)= ABCE+ ADE+ D+F(,C,E)= + + +即F(,C,E)= (0,4,8,11,12,15,16,17,20,21,27,31,32,36,59,63)(4)在 Logic Convert 对应真值表

20、中的最小项设置为 117F(,C,E)= ABEF+ AE+ A+BCEF+F(,C,E)= + + + +即F(,C,E)= (3,7,9,11,13,15,16,19,27,29,36,41,43,45,47,48)(5)在 Logic Convert 对应真值表中的最小项设置为 1F(,C,E)= AB+ AD+ AF+ CF+B+DEFF(,B,C,E)= AB+ + + +即：F(,C,E)= (0,4,9,11,15,25,27,31,32,41,45,53,59,63)(6)+ (13,29,36,43,47,57,61)在 Logic Convert 对应真值表中的最小项设置为

21、 1到最简与或形式：F(,C,E)= BCEF+ F+F(,C,E)= + +即：18数字电子技术基础第三章习题答案3-1 如图 3-63ad 所示 4 个 TTL 门电路，B端输入的波形如图 e 别画出 F1、F2、F3 和 F4 的波形图。略3-2 电路如图 3-64a 所示，输入B的电压波形如图 3-64b 所示，试画出各个门电路输出端的电压波形。略3-3 在图 3-7 所示的正逻辑与门和图 3-8辑，试列出它们的逻辑真值表，并说明 F 和 、B之间是什么逻辑关系。1）图 3-7负逻辑真值表A0011B0101F 与 、B之间相当于正逻辑的“或操作。（2）图 3-8负逻辑真值表A0011

22、B0101F 与 、B之间相当于正逻辑的“与操作。3-4 试说明能否将与非门、或非门、异或门当做反相器使用？如果可以，各输入端应如何连接？(1)与非门: 将多余输入端接至高电平或与另一端并联；(2)或非门：将多余输入端接至低电平或与另一端并联；(3) 异或门：将另一个输入端接高电平。3-5 为了实现图 3-65所示的各 TTL 多余的输入端进行处理。答：）多余输入端可以悬空，但建议接高电平或与另两个输入端的一端相连；多余输入端接低电平或与另两个输入端的一端相连；c) 未用与门的两个输入端至少一端接低电平，另一端可以悬空、接高电平或接低电平；d）未用或门的两个输入端悬空或都接高电平。3-6 如要

23、实现图 3-66所示各 TTL 入端的连接是否正确？若不正确，请予以改正。答：50提高到至少2K。b) 不正确。第三脚 V 应该接低电平。CC2K，从而使输出结果0。因此多余输入端应接低电平，万用表只能测量 A或 B 的输入电压。3-7 6k 3.5 k,=30改为=80）为了提高 TTL 与非门的带负载能力，可在其输出端接一个NPN 晶体管，组成如图 3-67 V =3.6VOH供的最大电流是多少？答：如果输出高电平，则其输出电流为(3.6-0.7)/6=483A，而与非门输出高电平时最大负载电流是 400，因此最大电流I =(4000.7/3.5)80=16mA。L3-8 如图 3-68

24、所示TTL 与非门，其多发射晶体管的基极电阻 R =2.8k，若在1A输入端分别为 5V3.6V0.6V0.3V0V的电压，试分析计算接到B 输入端的电压表的读数是多少？输出电压 v 是多少？O1）当输入 5V时，表的电压读数为 1.4V,v =0V;O（2）当输入 3.6V时，表的电压读数为 1.4V,v =0V;O（3）当输入 0.6V时，表的电压读数为 0.6V,v =3.6V;O（4）当输入 0.3V时，表的电压读数为 0.3V,v =3.6V;O（5）当输入 0V时，表的电压读数为 0V,v =3.6V;O3-9 用双线示波器观测到某 TTL 与非门的输入信号 v 和输出信号 v 的

25、波形如10图 3-69所示，试求此与非门的传输延迟时间 t 、t 和平均传输延迟时间 t 。PHLPLHPD答：t =7ns，t =10ns，t =8.5nsPHLPLHPD3-10 为什么说 TTL 与非门的输入端悬空相当于接高电平？多余的输入端应如何处理？ TTL 平，因此相当于接入高电平。因此多余的输入端悬空，或接高电平。3-11 有 TTL 3-70a b 是各输入端的输入波形，试画出 F 和 F 的波形图。121）当E 为高电平时，缓冲器（三态门）输出为高阻，对应与非门与或非门的输入相当于悬空，而 TTL 门悬空相当于输入高电平，因此F = B,F =0。12（2）当 E 为低电平时

26、，缓冲器（三态门）输入同输入，输出为 0，因此F =1,F = A。123-12 （修改原题，a）图中的 PNP 管改为 NPN 管）试分析图 3-71所示 3 个逻辑功能。）图真值表A00110101因此， ，电路实现“或非”运算功能。b）从图中可以看出，A A A 与A A A 分别通过三个发射结实现“与”运算，123123然后进行或非”运算，简化真值表如下表所示：123123因此， A AA A ，电路实现与或非”运算功能。123123（）图真值表AB0101因此，F = + AB，电路实现异或”运算功能。3-13 图 3-72 G G G 是 OC 门。负载电阻R =2k，其输123L

27、出低电平的输出特性如图 b 所示。负载门是 CT74H 系列的与非门，其多发射极晶体管的基极电阻 R1=2.8 ，输入高电平漏电流 I =40A，OC 门输出高电平IH的漏电流 I =2AVOHmin=3VVOLmax=0.4V求此线与”输出能带二输入 TTLOH与非门多少个？答：OC 门输出短接时可以实现“线与”功能，分析图中所示电路驱动双输入与非门的数量（高为 (1) 当“线与”端为高电平时，所有 OC 门均输出高电平，此时应满足如下不等式：V R VCCLLOHmin其中：I =3I +2nILIH100032240n =L(2) 当“线与”端为低电平时，考虑最坏情况，即只有一个OC 门

28、输出为低电平，此时应满足如下不等式：V VI = I + =+ BBF = I11F = I3F = F F，2B2124-13写出真值表A1 A0用 4-16 线译码器实现输入 A A B B 分别接 4-16 译码器的地址段 A ,A ,A ,A10103210D = D = D = D =1（1)F 端：057D = D = D = D = D = D =1（2)F 端：, 其余数据端接 0, 其余数据端接 01679D = D = D =1（3)F 端：2（4)F 端：34-14I1）只要把两片的直接相连就可以判断三个输入数据是否相等，A=B4-15假定输入为 ABCD 四门课程，及格

29、为 1，不及格为 0；输出 F 为能否毕业，能够毕业为 1，不能毕业为 0。写出真值表0101010101010101F = (表达式为：将输入 A、B 分别接 4 选 1 的地址 A ,A01D = D = ,D = D =D = D = D =03567024第四章习题答案4-1F = A A F = A A F = A A F = A(a)(b),00111222333C = A B C =(AB)+(A BC S = A B S =(A B)C,0001111100001110F = + AB(c)（同或）F = + F = + F = + ,(d),1234-20123A000000

30、0011F = F = F = F = 3210F = D F = D+ F =+ + AD F = AD+ ABD,32102) 真值表，输入为 ABCD，输出为 F ，F ，F ，F0123A000001111B000010000C00110001101234567801010010101111011任意项任意项Y = Y = ，32Y = Y m(0,2,4,6,8)=，10用 4-16 线译码器实现Y = F F F F F Y = F F F F F Y = F F F F F Y = F F F F F,3567892123491034780024684-3将四片 138 译码器级

31、联，ST 接高电平，ST 接低电平，ST 由译码控制132423222121101 = AA = A A = AA = A A42433243324332434-4F = (1,3,4,7) =mm m m = F F F F113471347F = (0,4,6) =m m m = F F F20460464-51）一片 8 选 1，输入 A、B、C 分别接 8 选 1 的地址 A ,A ,A210D = D = D = ,D = D =D = D = ,D =0024365712）两片 8 选 1，输入 A、B、C，D 分别接 4 选 1 的地址E,A,A,A210D = D = D =

32、D = D = D = D =D = D = D = D = D = D = D = D = D =102348101515679111213144-6F =S S +SS (A+B)+S S (AB)+SS A1010101 0F = S S +SS A+SS B+S S AB+S S +SS A10101010101 0S,S ,AA,A,A，则输入端分别是将分别接 8 选 1 的地址10210D = D = D = ,D = ,D = D =D = D =0124536074-71) 输入 A,B,C,D 分别接加法器的 A ,A ,A ,A , 加法器的 B B B B =0011,C

33、I=032103210321032104-832103210B = EM,B = F M,B =GM,B = HM, = M32104-9M0000000011111111A0000111100001111B0011001100110011F00000001000101110101010101010101F = (1)8 选 1 数据选择器，M,BA,A,A，则输入端分别是将分别接 8 选 1 的地址210D = D = D =C,D =D = D = D = D =0356701242)用 3-8 译码器F = m m m m m = F F F F F7 7 4-10设三个开关分别为 A,

34、B,C，开关的关闭为 1，打开为 0；灯的输出为 F，灯的亮为 1，灭为 0C01010101F = ABC4-11真值表如下：逻辑表达式输入 ABCD 分别接 4-16 译码器的地址段 A ,A ,A ,A3210D = D = D = D = D =01248D D =10D = D = D = D = D = D =03) c 端：4) d 端：5) e 端：6) f 端：7) g 端：3569D = D = D = D = D =01248D = D = D = D = D = D = D = D = D =0,其余数据端接 112478D = D =1,其余数据端接 00D = D

35、= D = D =0,其余数据端接 112484-12设输出灯亮为 1，灭为 0真值表如下：1)4-16 线译码器实现输入 ABCD 分别接 4-16 译码器的地址段 A ,A ,A ,A3210D = D = D = D = D =1（1)F 端：101234D =D =D =D =D =1（2)F 端：256789D = D = D = D = D = D =1（3)F3 端：2）4 位数据比较器实现用两片数据选择器，输入端 ABCD 分别接两个比较器的 A A A A ,第一片比较器的3210I=I= I=0，则:B B B B =0101，第二片的 B B B B =1001，两片的级

36、联端32103210=BBBF = I11F = I3F = F F，2B2124-13写出真值表A1 A0用 4-16 线译码器实现输入 A A B B 分别接 4-16 译码器的地址段 A ,A ,A ,A10103210D = D = D = D =1（1)F 端：057D = D = D = D = D = D =1（2)F 端：, 其余数据端接 0, 其余数据端接 01679D = D = D =1（3)F 端：2（4)F 端：34-14I1）只要把两片的直接相连就可以判断三个输入数据是否相等，A=B4-15假定输入为 ABCD 四门课程，及格为 1，不及格为 0；输出 F 为能否毕

37、业，能够毕业为 1，不能毕业为 0。写出真值表0101010101010101F = (表达式为：将输入 A、B 分别接 4 选 1 的地址 A ,A01D = D = ,D = D =D = D = D =03567024第 6章 时序逻辑电路第 6 章 6-1 指出下列各类型的触发器中那些能组成移位寄存器，哪些不能组成移位寄存器，如果能够，在（）内打，否则打。（1）基本 RS 触发器 （ （2）同步 RS 触发器 （ （3）主从结构触发器 （ （4）维持阻塞触发器 （ （5）用 CMOS 传输门的边沿触发器 （ （6）利用传输延迟时间的边沿触发器（ 1）2）3）4）5）6）；6-2 试分析

38、图 6-79 所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并且说明电路能够自启动。解答：J = K =Q J = K =Q J =QQ K =Q驱动方程：11322131233Q = J Q +KQ =Q Q +QQ =Q Q状态方程： n111111313113Q = J Q +K Q =QQ +QQ =Q Q22222121212Q = J Q +KQ =QQQ +QQ =QQQ3333312333123输出方程：状态转换表如下：脉冲数123Q Q Q次态 n1 n1 n132132100000101001110010111011100101001

39、110000001101000100001111状态转换图如下：1第 6章 时序逻辑电路此电路为能自启动的同步五进制加法计数器。6-3 试分析图 6-80 所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。A 为输入逻辑变量。解答：驱动方程：1221212状态方程： n11122212输出方程：状态转换表如下：脉冲数122121状态转换图如下：此电路为串行数据检测器，当输入 4 个或 4 个以上的 1 时输出为 1，其他输入情况下输出为 0。6-4 试分析图 6-81 所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。检查

40、电路能否自启动。解答：2第 6章 时序逻辑电路J =QQ K =1 J =Q K =Q Q J =QQ K =Q驱动方程：、；、；、12312121331232Q = J Q +KQ =QQ Q +Q =Q QQ =QQ QQ状态方程： n11111123111231213Q = J Q +K Q =QQ +QQQn12222212123Q = J Q +KQ =QQQ +QQQQ输出方程：状态转换表如下：脉冲数23Q Q Q次态 n1 n1 n1321321电路的状态转换图如下：此电路为能自启动的同步七进制加法计数器。6-5 试分析图 6-82 给出的时序电路，画出

41、电路的状态转换图，检查电路能否自启动，说明电路实现的功能。A 为输入变量。解答：J = K =1 J = K = AQ；驱动方程：；11221Q = J Q +KQ =Q状态方程： n1111111Q = J Q +K Q = AQ Q +AQ Q = AQ Qn122222121212= AQQ Q = AQQ + Q输出方程：12121212状态转换表如下：脉冲数QQQ Q次态输出 A21213第 6章 时序逻辑电路1234000011110001101111100100011011001001001110001000状态转换图如下：此电路为可逆计数器。当 A 为 0 时实现两位二进制加法

42、计数，输出上升沿为进位信号；当 A 为 1 时实现两位二进制减法计数，输出上升沿为借位信号。6-6 如在图 6-8a 所示的 4 位移位寄存器 CC4015 的 CP 和 D 输入端加上如图 6-83 所示的波S形，设各个触发器的初态均为 0，试画出个触发器相应的输出波形。解答：各触发器相应的输出波形如下：6-7 在 图 6-84 中 ， 若 两 个 移 位 寄 存 器 中 原 存 放 的 数 据 分 别 为 A A A A =1001，3210B B B B =0011，试问经过 4 个 CP 脉冲作用后，两个寄存器中的数据各为多少？此电3210路完成什么功能？解答：4 个 CP 脉冲作用后

43、，两个寄存器中的数据各为A：A A A A =1100，B：B B B B =0000。32103210此电路为 4 位串行加法器，实现 4 位全加的功能。6-8 如在图 6-85 所示循环寄存器的数据输入端加高电平，设时钟脉冲 CP 到来之前两个双向4第 6章 时序逻辑电路移位寄存器 CT74LS194 的输出 Q Q 为 11000110，若基本 RS 触发器的输入分别为：03S=0 R=1S=1 R=0， 。分别在 5 个 CP 脉冲作用之后，试确定寄（1），2）存器相应的输出 Q Q 为何状态？03解答：（1）111111110（2）001101106-9 回答下列问题：（1）欲将一个

44、存放在移位寄存器中的二进制数乘以 16，需要多少个移位脉冲？（2）若高位在此移位寄存器的右边，要完成上述功能应左移还是右移？（3）如果时钟频率是 50kHz，要完成此动作需要多少时间？解答：（1）需要 4 个移位脉冲；（2）右移；（3）T=6-10 分析图 6-86 所示电路，写出电路的驱动方程、状态方程和输出方程，画出状态转换图和时序图，确定其逻辑功能。解答：T =1 T=Q T =Q Q T=Q Q Q驱动方程：0102103210状态方程： n100Q =QQ +QQ11010Q =QQQ +Q QQ2210210Q =QQQQ +Q QQQ332103210=QQQQ输出方程：状态转换

45、表如下：脉冲数3210输出 次态 n1 n1 n1 n132103210123456780000000100100011010001010110011100010010001101000101011001111000000000005第 6章 时序逻辑电路10001001101010111100110111101111100110101011110011011110111100000000001010111213141516状态转换图及时序图如下：此电路为同步十六进制（或 4 位二进制）加法计数器。6-11 回答下列问题：（17 个 T触发器级联构成计数器，若输入脉冲频率 f= 512kHz，

46、则计数器最高位触发器输出的脉冲频率。（2）若需要每输入 1024 个脉冲，分频器能输出一个脉冲，则此分频器需要多少个触发器连接而成？解答：（1）7 个 T触发器级联构成 128 进制计数器，所以最高位触发器输出脉冲频率为512 f =4128（2）若要每输入 1024 个脉冲，分频器能输出一个脉冲，即要实现 1024 进制计数器，需要用 10 个触发器连接而成。6-12 分析图 6-87 所示电路的逻辑功能。解答：本电路为异步时序电路。6第 6章 时序逻辑电路 = =Q =Q =Q时钟方程：驱动方程：，00102130J = K =1，00J =Q Q =Q +Q K =1、，032321J

47、= K =1，22J =Q Q K =1、3213Q =Q状态方程： n1（CP）00Q =Q +Q Q Q3210213210=Q Q Q Q输出方程：3210状态转换图和时序图如下：此电路为能自启动的异步十进制减法计数器。6-13 分析图 6-88 所示电路的逻辑功能。解答：7第 6章 时序逻辑电路D =Q Q D =Q Q D =QQ驱动方程：，131221321Q =Q Q Q =Q Q =Q Q +QQ Q =QQ状态方程： n1，n12，n1313121212121状态转换表如下：Q Q Q次态 n1 n1 n1321321状态转换图如下：此电路为能自启动的同步五进制加法计数器。6

48、-14 已知计数器的输出波形如图 6-89 所示，试确定该计数器有几个独立状态。并画出状态转换图。解答：由图可知，计数器有 6 个独立的状态，状态转换图如下：6-15 分析图 6-90 的计数器电路，说明这是多少进制的计数器。解答：分析电路，160 为十进制计数器，采用预置数，1001 的下一个状态置为 0011，所以该电路为七进制计数器。6-16 CT74161 为中规模集成同步 4 CT74160相同，见表 6-13 所示。分析图 6-91 的计数器电路，画出电路的状态转换图，说明这是多少进制的计数器。8第 6章 时序逻辑电路解答：分析电路，采用异步清零工作模式， 1010 状态时异步清零

49、，所以 1010 为暂态，电路有 0000-1001 共 10 个状态，为十进制计数器。状态转换图如下：6-17 试用 4 位同步二进制计数器 CT74161 接成十二进制计数器，标出输入、输出端。可以附加必要的门电路。解答：可采用预置数模式，1011时预置数为 0000二进制计数功能。如图所示。6-18 试分析图 6-92 的计数器在 A=1 和 A=0 时各为几进制。解答：电路采用预置数方式，1001 时预置数。当 A=1 时预置数为 0100，电路为六进制计数器；当 A=0 时预置数为 0010，电路为八进制计数器。6-19 图 6-93 A 为 1 和 0 时电路各为几进制计数器。解答

50、：电路采用预置数方式，预置数为 0000。.当 A=1 时，1011时进行预置，电路为十二进制计数器；9第 6章 时序逻辑电路当 A=0 时，1001 时进行预置，电路为十进制计数器。6-20 试用 CT74161 及必要的门电路设计一个可控进制的计数器。当输入控制变量 M=0 时工作在 5 进制，M=1 时工作在 15 进制。请标出计数输入端和仅为输出端。解答：可以采用预置数方式，预置数为 0000。当 M=0 时计数到 0100 时进行预置数，构成五进制计数器；当 M=1 时计数到 1110时进行预置数，构成十五进制计数器。6-21 分析图 6-94 给出的计数器电路。画出电路的状态转换图

51、，说明这是几进制计数器。解答：290 接成 8421 0110时进行置数到 1001 290 置数端为异步置数，所以构成七进制计数器。状态转换图如图所示。6-22 试分析图 6-95 计数器电路的分频 K（即 CO 与 CP 解答：两片 161 之间采用串行进位方式，两片分别独立进行预置数，低位片（I）计数到 1111时预置数为 1001，实现七进制计数；高位片（II）计数到 1111时预置数为 0111，实现九进制计数。所以，整体构成六十三进制计数器，电路实现六十三分频，故 K=63，CO 与 CP 的频率之比为 1：63。6-23 图 6-96 电路是由两片同步十进制计数器 CT74160

52、 的计数器，两片之间是几进制。解答：两片 160 采取并行进位方式，低位片（I）实现十进制计数，高位片（II）采用预置数10第 6章 时序逻辑电路方式，计数到 1001 时预置数 ，实现三进制计数，两片之间为十进制，整体构成三十进制计数器。6-24 分析图 6-97 给出的电路，说明这是多少进制的计数器。解答 1：=0在信号以前，两片74LS161 均按十六进制计数。第一片到第二片为十六进制。=0当第一片计为 2，第二片计为 5 时，产生信号，总的进制为5162183，为八十三进制计数器。解答 2：两片 161 采用并行进位方式，进行整体置数，当计数到 01010010 时进行预置数，置数为

53、0，2 +2 +2=83，所以整体构成十三进制计数器。646-25 分析图 6-98 所示电路，列出其状态转换表，说明其逻辑功能。解答：a）290 采用 8421 接法，计数到 1000 时异步清零，所以实现八进制计数，状态依次为：0000-0001-0010-0011-0100-0101-0110-0111（-1000）-0000b）290 采用 5421 接法，计数到 1010 时异步清零，所以实现七进制计数，状态依次为：0000-0001-0010-0011-0100-1000-1001（-1010）-0000状态转换表分别如下：32103210123456789000000010010

54、0011010001010110011110006-26 图 6-99 是用两片中规模集成电路 CT74290 的计数器。解答：两片 290 都采用 8421 接法，低位片（I）接成九进制计数器，高位片（II）接成了六进制计数器，两片构成 96=54 进制计数器。6-27 分析图 6-100 所示电路。列出其状态转换表，说明其逻辑功能。解答：160 采用预置数，当计数到 0100 时预置数 1001，为六进制计数器。状态为：0000-0001-0010-0011-0100-1001-000011第 6章 时序逻辑电路6-28 试采用 CT74290 及必要的门电路以级连方式构成四十进制计数器。

55、解答：40=104。两片 290 分别接成十进制和四进制计数器，采用串行进位方式级连。如图所示。也可以采用计数到 40 时进行整体清零的方式，图略。6-29 试采用 CT74290 及必要的门电路构成 8421BCD 码的二十四进制计数器。解答：24=38。两片 290 分别接成 8421 码三进制和八进制计数器，采用串行进位方式级连。如图所示。也可以采用计数到 24 时进行整体清零的方式，图略。6-30 试用中规模集成同步十进制加法计数器 CT74160，并附加必要的门电路，设计一个二百七十三进制的计数器。解答：使用三片 160 采用并行进位方式，计数到 272 时整体置数为 0。电路如图所

56、示。6-31 图 6-101 是由二-十进制优先权编码器 CT74147 和同步十进制加法计数器 CT74160 组I I I I I I II I成的可控分频器，试说明当输入控制信号 、 、 、 、 、 、 、 和12345678912第 6章 时序逻辑电路分别为低电平，并假定 CP 脉冲的频率为 f 时，由 F 端输出的脉冲频率各是多少？0解答：如表所示。6-32 在图 6-102 中，CT74160 为同步十进制加法计数器，CT7442 为 4 线-10 线译码器，设计数器的初始状态为 0000。试画出与 CP 脉冲对应的 Q 、Q 、Q 、Q 及与非门 G 的3210输出 F 的波形图

57、。解答：6-33 CT74161 是可预置的 4 位二进制同步加法计数器，它与 CT74160 相比，除计数进制不 6-103 所示计数器的输出 CO 与时钟脉冲 CP 的频率之比。解答：两片 161 之间采用串行进位方式，低位片（I）计数到 1111时预置数为 0111，实现 9 进制计数器，高位片（II）计数到 1111时预置数为 ，实现 4 进制计数。整体实现 36进制计数，频率之比为 1：36。6-34 试用 4 位二进制同步加法计数器 CT74161 构成十进制加法计数器。解答：可采用异步清零方式，计数到 1010 时清零，即可实现十进制加法计数器。13第 6章 时序逻辑电路6-35

58、 已知时钟脉冲的频率为 96kHz，试用中规模集成计数器及必要的门电路组成分频器，将时钟脉冲的频率降低为 60Hz。试画出该分频器电路的接线图。解答：96kHz60Hz=1600=161010，即需要实现 1600 分频，可采用 1 片 CT74161 和 2 片CT74160 通过级联方式实现分频功能。6-36 图 6-104 是用 CC4516 构成的两级可编程分频器。（1）试求该电路的分频系数；（2）设 N 为预置数，试求输出频率 f 与输入频率 f 之间的关系。oi解答：（1）116+5=21，分频系数为 21。1（2）Noi6-37 图 6-105a、b 为双向移位寄存器 CT74L

59、S194 构成的分频器。（1）列出状态转换表；（2）总结出扭环形计数器改接成奇数分频器的规律。解答：（1）a 为五进制计数器，b 为七进制计数器。状态转换表分别如图所示。ab（2）CT74LS194 构成扭环形计数器时，从 Q 、Q 、Q 、Q 取反馈分别构成 2、4、6、01238 M=2n。如果将两个相邻触发器输出端加到与非门输入端共同作为反馈信号，就可使计数器的模 M 由 2n 变为 2n-1。6-38 试用 JK 触发器设计一个时序电路，要求该电路的输出 F 与 CP 之间的关系应满足图6-106 所示的波形图。解答：14第 6章 时序逻辑电路用两个 JK 触发器构成三进制计数器。6-

60、39 试用小规模集成电路设计一个有进位输出的同步十一进制加法计数器。解答：15第 6章 时序逻辑电路能自启动。6-40 用 JK 触发器及最少的门电路设计一个同步五进制计数器，其状态（ Q Q Q ）转换图210如图 6-107 所示。000011 111 110 101/0/0/0/0/1解答：16第 6章 时序逻辑电路001101，010000，100，能自启动。图略。6-41 设计一个控制步进电动机用的三相六状态工作的逻辑电路。如果用 1 表示线圈通电，0 表示线圈断电，设正转时控制输入端 A=1，反转时 A=0，则三个线圈 ABC 的状态转换图应如图 6-108 所示。解答：若采用 D