嵌入式系统的PCIEpress时钟分配

1、PCI Express 时钟安排PCI Express PCIe是嵌入式和其它系统类型的背板间通信的一个格外抱负的协议。然而，在嵌入式环PCIe 时钟安排方案就变得并不抱负PCIe PCIe 其次代标准严格的抖动要求。PCIe 计时PCIe 1.1 2.0 2.5Gbps 和5.0Gbps 1、2 3。共用时钟架构作为最常使用的方法有很多理由。首先，大多数支持 PCIe 接口的商用芯片只适用于这 种架构。其次，这种架构是唯一可以直接支持展频计时Spread Spectrum clocking ，简称SSC的架构。SSC 4。最终，这种架构最简洁形成概念和设计。PCIe 端点安排基准时钟。频率为

2、 100MHz 或125MHz 的时钟以及 PCIe 标准严格的抖动要求使得这一架构变得尤其简单。对 2.5Gbps 工作的限制为86ps106 采样的一系列样本的峰-峰相位抖动。而5.0Gbps 工作的限制为 3.1ps均方根抖动值。然而，要在5.0Gbps 工作，收发器首先要在 2.5Gbps 协商，假设两端都可以，再提高到5.0Gbps。这就是说5.0Gbps 链接，则基准时钟就必需同时满足两者的抖动指标。独立的数据时钟架构不会受到上述限制，但却大幅增加了时钟系统设计的简单性，且在不使用单边带SSC。基准时钟抖动的治理标准是 PCIe 根本标准 1.1 和 2.0，而检验抖动达标的方法具

3、体列在 PCIe 抖动建1.0D PCIe BER 1.0 中。机电标准供给了机械尺寸信息、电信号定义和功能。其中一些，如卡机电Card ElectromechanicalCEM1.1 CEM2.0 标准也为基准时钟、Tx锁相环Phase-Locked Loop，简称 PLL、Rx PLL 和介质供给了抖动预算。严格来讲，CEM 标准只申请了PC ATXATX的尺寸。其它已出版的机电标准掩盖了其它尺寸，如用于移动计算平台的MiniCardElectromechanicalSpecification1.2。对于大多数嵌入式系统，上述这些标准可以全部或局部用来规定嵌入式系统 PCIe 时钟安排方案

4、供给指南。例如，很多CEM 文件规定了对基准时钟安排 Host ClockSignal LevelHCSL嵌入式系统期望使用低电压正射极耦合规律Low Voltage Positive Emitter Coupled Logic，简称LVPECL或多点低电压差分信号Multipoint-Low-Voltage Differential SignalingM-LVDS信令， 以实现时钟安排网络更远的距离和/或噪声容限。很多嵌入式系统需要在其背板之间安排包括时钟在内的大量高速信号。为了解决这些背板上经常消灭的危急，尤其是在背板比最差设计点的负载更低时。另一个设计上的挑战在于 PCIe 具体规定了

5、100MHz 125MHz的基准时钟，这是一个很难在高负载长背板上顺当安排的频率。PCIe 标准严格的抖动限制和需要更长的信号距离，嵌入式系统通常还受到可能通过背板连接器和背板本身的信号量的限制。当定制系统时，确定连接器引脚排列是最关键的任务之一。建议的共用时钟安排方案由于时钟频率和抖动限制，最常见的共用时钟架构设计利用点对点差分信号对来安排基准时钟，其中PCIe PCIe 端点，就可以从背板获得一个基准时钟输入，并利用零延缓慢冲器Zero Delay Buffers，简称ZDB供给卡上时钟安排网络。然而，即使PCIe 5.0Gbps 运行的抖动限制，设计起来也是格外困难的。PCIe 这还要给

6、主卡插槽插入与其它插槽截然不同的引脚排列。一个消退这些限制的解决方法是降除主卡上的 PCIe M-LVDS 多点信号在背板PCIe 抖动限制却很麻烦5，留意绿色信号线不起作用。M-LVDS PCIe 5 所示，在很多嵌入式系统中，依据应用的”与/或”插槽进展安排，每张卡都可作为主操作或端点操作。明显，如下图，PCIe 限制PCIe PLL 除法器100MHz 125MHz 25MHz 的背板频率，然后将除降了的基准时钟驱动到系统的其余卡上。系统中其它全部的卡将禁用板上时钟发生器，形成基准时钟线迹的三态驱动器，并接收来自背板的基PLL ZDB 提高到板上所需和安排的基准时钟频率，并将划分了的基准

7、时PLL ZDB 提高到板上和安排所需的基准时钟频率。PCIe 所需的低抖动，IDT FemtoClock PLL ZDB。像这种设计的最主要难点之一在于，PLL PLL 本身环路带宽的噪声信号，但PLL PLL 无法完全跟踪基准时钟输入的相位和频率变化，从而引起跟踪偏移。像这种包含两个以上用于频率生成和转换的级联型PLL PCIe PLL 跟踪偏移。PCIe抖动的测量PCIe 抖动性能的分析过程。 PCIe 抖开工作组关注的一个首要问题是确定一个恰当的基准时钟。为了这个目的，需要考虑基准时钟的TxRx PLL 及相位PLL 的峰值效应也需要考虑。这一过程分为四个主要步骤：Cycle-to-C

8、ycle 抖Period 抖动，串行数据传输更关心累积相位误。因此，我们必需首先确定每个时钟周期的累积相位误差。将离散傅立叶变换Discrete Fourier Transform，简称DFT用于累积相位误差数据，从而将时域的分析转变到频域进展分析。将系统转移函数用于累积相位误差数据的 DFT。执行逆 DFT，使过滤后的累积相位误差数据转回到时域内，这便是最终结果。 连续系统很有用，但由于承受相位检测器和反响除法器等数字元件，大多数现代PLL 方案不是纯粹的模拟系统，因而z 域数字分析会更准确。但是，PCI 抖开工作组的初步争辩说明，受s 域分析影响的误差最小，s PLL 环路带宽十倍时，s

9、域近似值会显著背离真值。所以系PLL 时必需时刻谨记这一点。抖动测量技巧测量方法不当很简洁得到两倍以上于正确方法的抖动测量值。这里有一些技巧： 假设使用高阻抗探头，可使用低电容探头和接地夹，而非电线。确保你使用了与样本量全都的最高采样率。使示波器屏幕上的纵坐标最大，以便准确地测量电压。使显示器、开关式电源和手机远离被测器件。可行时使用线性电源。当执行差分测量时，确保两条电缆已经相互纠偏。IDT解决方案分析IDT 的工程师通过菊链三个特性描述板以代表子卡：ICS841S32I 板，然后是 ICS8743008I 板，最终一个也是 ICS8743008I 板，创立了解决方案的原型，见图5。在其次个

10、ICS8743008I 输出时进展测量。卸载来自示波器的时钟周期数据，然后由抖动分析脚本进展后处理。该脚本可进展必要的频域和时域分析。2.5Gbps 18.91ps4.5 倍的裕量的 86ps PCIe 峰-峰相位抖动指5.0Gbps 操作，PCIe rms -0.52psrms 1.47ps 3.1ps 标准限制之比。5.0Gbps 工作，PCIe 为频域分析规定了两个转移函数和两个频率范围。第一个转移函数的极频5MHz16MHz8MHz 16MHz。抖动分析所得的两个频段为10KHz-1.5MHz低频带，1.5MHz-Nyquist高频带。Nyquist 表示你的分析到达了基准时钟频率的一100MHz 时，频域分析将到达 50MHz。分析脚本会显示每个频率分析频带间两个转移函数间的最差状况。完毕语PCIe PC 系统，但由于其低引脚数和可扩展的高性能，很快成为几乎全部应用领域I/OPCIe 元件的嵌入式系统工程师们提出了严峻的挑战。他们需要安排、选择两个不同的、符合标准的基准时钟速度。100MH