集成电路特定工艺

1、集成电路特定工艺第1页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础2上次课内容第3章 集成电路工艺简介 3.1 引言 3.2 外延生长工艺 3.3 掩模的制版工艺 3.4 光刻工艺 3.5 掺杂工艺 3.6 绝缘层形成工艺 3.7 金属层形成工艺第2页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础3本次课内容第4章 集成电路特定工艺 4.1 引言 4.2 双极型集成电路的基本制造工艺 4.3 MESFET工艺与HEMT工艺 4.4 CMOS集成电路的基本制造工艺 4.5 BiCMOS集成电路的基本制造工艺

2、第3页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础4 所谓 特定工艺，常常是指以一种材料为衬底、一种或几种类型的晶体管为主要的有源器件；辅以一定类型的无源器件；以特定的简单电路为基本单元；形成应用于一个或多个领域中各种电路和系统的工艺。 4.1 引言第4页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础5特定工艺 这些特定工艺包括： 硅基的双极型工艺、CMOS、BiCMOS、锗硅HBT工艺和BiCMOS工艺，SOI材料的CMOS工艺，GaAs基/InP基的MESFET工艺、HEMT工艺和HBT工艺等。目前应

3、用最广泛的特定工艺是CMOS工艺。在CMOS工艺中，又可细分为DRAM工艺、逻辑工艺、模拟数字混合集成工艺，RFIC工艺等。第5页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础64.2 双极型集成电路的基本制造工艺 在双极型集成电路的基本制造工艺中，要不断地进行光刻、扩散、氧化的工作。 典型的PN结隔离的掺金TTL电路工艺流程图如下图所示。第6页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础7典型PN结隔离掺金TTL电路工艺流程图第7页，共63页，2022年，5月20日，14点34分，星期四2022/9/1

4、4集成电路设计基础8双极型集成电路基本制造工艺步骤（1）衬底选择 对于典型的PN结隔离双极集成电路，衬底一般选用 P型硅。芯片剖面如图。第8页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础9双极型集成电路基本制造工艺步骤（2）第一次光刻N+隐埋层扩散孔光刻 一般来讲，由于双极型集成电路中各元器件均从上表面实现互连，所以为了减少寄生的集电极串联电阻效应，在制作元器件的外延层和衬底之间需要作N+隐埋层。第9页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础10第一次光刻N+隐埋层扩散孔光刻 从上表面引出第一次光刻

5、的掩模版图形及隐埋层扩散后的芯片剖面见图。第10页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础11双极型集成电路基本制造工艺步骤（3）外延层淀积 外延层淀积时应该考虑的设计参数主要有：外延层电阻率epi和外延层厚度Tepi。外延层淀积后的芯片剖面如图。 第11页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础12双极型集成电路基本制造工艺步骤（4）第二次光刻P+隔离扩散孔光刻 隔离扩散的目的是在硅衬底上形成许多孤立的外延层岛，以实现各元件间的电隔离。 目前最常用的隔离方法是反偏PN结隔离。一般P型衬底接最负

6、电位，以使隔离结处于反偏，达到各岛间电隔离的目的。第12页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础13第二次光刻P+隔离扩散孔光刻 隔离扩散孔的掩模版图形及隔离扩散后的芯片剖面图如图所示。第13页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础14双极型集成电路的基本制造工艺步骤（5）第三次光刻P型基区扩散孔光刻 基区扩散孔的掩模版图形及基区扩散后的芯片剖面图如图所示。 第14页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础15双极型集成电路的基本制造工艺步骤

7、（6）第四次光刻N+发射区扩散孔光刻 此次光刻还包括集电极、N型电阻的接触孔和外延层的反偏孔。第15页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础16第四次光刻N+发射区扩散孔光刻 N+发射区扩散孔的掩模图形及N+发射区扩散后的芯片剖面图如图所示。 第16页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础17双极型集成电路的基本制造工艺步骤（7） 第五次光刻引线接触孔光刻 此次光刻的掩模版图形如图所示。 第17页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础18双

8、极型集成电路的基本制造工艺步骤（8）第六次光刻金属化内连线光刻 反刻铝形成金属化内连线后的芯片复合图及剖面图如图。 第18页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础19 4.3 MESFET工艺与HEMT工艺MESFET是第一代GaAs晶体管 类型和工艺标识，是 GaAs 单片集成电路技术的基础，现在是 GaAs VLSI 的主导工艺。HEMT工艺是最先进的GaAs集成电路工艺。MESFET和HEMT两者的工作原理和工艺制造基础基本相同。第19页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础20MES

9、FET工艺下图将示出GaAs MESFET的基本结构。在半绝缘 (Semi-isolating，s.i.)GaAs衬底上的N型GaAs 薄层为有源层。这一层可以采用液相外延(LPE)、汽相外延(VPE)或分子束外延(MBE)三种外延方法沉积形成，也可以通过离子注入形成。 第20页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础21MESFET工艺第21页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础22MESFET工艺 （1）有源层上面两侧的金属层通常是金锗合金, 通过沉积形成, 与有源层形成源极和漏极的欧姆

10、接触。这两个接触区之间的区域定义出有源器件, 即MESFET的电流沟道。MESFET通常具有对称的源漏结构。沟道中间区域上的金属层通常是金或合金, 与有源层形成栅极的肖特基接触。第22页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础23 MESFET工艺（2）由于肖特基势垒的耗尽区延伸进入有源层，使得沟道的厚度变薄。根据零偏压情况下沟道夹断的状况，可形成两种类型的MESFET：增强型和耗尽型。 对于增强型MESFET，由于内在电势形成的耗尽区延伸到有源区的下边界， 沟道在零偏压情况下是断开的。而耗尽型MESFET的耗尽区只延伸到有源区的某一深度，沟道

11、为在零偏压情况下是开启的。第23页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础24MESFET工艺（3）在栅极加电压，内部的电势就会被增强或减弱，从而使沟道的深度和流通的电流得到控制。作为控制端的栅极对MESFET的性能起着重要的作用。 由于控制主要作用于栅极下面的区域，所以， 栅长即栅极金属层从源极到漏极方向上的尺寸，是MESFET技术的重要参数。 常规情况下，栅长越短，器件速度越快。栅长为0.2m的MESFET的截止频率约为50GHz。迄今为止，栅长已减小到100nm的尺度。第24页，共63页，2022年，5月20日，14点34分，星期四202

12、2/9/14集成电路设计基础25MESFET工艺的效果与HEMT工艺相比，相对简单和成熟的MESFET工艺使得 光通信中高速低功率VLSI 的实现成为可能。第25页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础26高电子迁移率晶体管（HEMT）在N型掺杂的GaAs 层中，电子漂移速度主要受限于电子与施主的碰撞。要减小碰撞机会应减小掺杂浓度（最好没有掺杂），但同时希望在晶体结构中存在大量可高速迁移的电子，这就是高电子迁移率晶体管（HEMT）的原创思路。由于在晶体结构中存在大量可高速迁移电子， HEMT早期也被称为二维电子气场效应管（TEGFET）。第2

13、6页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础27HEMT工艺HEMT也属于FET的一种，它有与MESFET相似的结构。HEMT与MESFET之间的主要区别在于有源层。第27页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础28简单的HEMT的层结构 第28页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础29HEMT工艺一种简单的HEMT有如上图所示的结构。在s.i. GaAs衬底上，一层薄的没有掺杂的GaAs层被一层薄（50-100nm）N掺杂的AlGaAs层

14、覆盖，然后在其上面，再形成肖特基栅极、源极与漏极欧姆接触。由于AlGaAs（1.74 eV）和GaAs（1.43 eV）的禁带不同，在AlGaAs层的电子将会进入没掺杂的GaAs层，并留在AlGaAs /GaAs相结处附近，以致形成二维的电子气（2DEG）。第29页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础30HEMT工艺根据图结构HEMT栅极下AlGaAs层的厚度与掺杂浓度，其类型可为增强型或耗尽型，即自然断开和自然开启。对器件的测量表明，相对于掺杂的MESFET层，它有更强的电子移动能力。第30页，共63页，2022年，5月20日，14点34

15、分，星期四2022/9/14集成电路设计基础31HEMT的性能和发展由于HEMT的优秀性能，这类器件近十年有了广泛的发展。它在许多方面取得进展，如减小栅长，优化水平和垂直结构，改善2DEG限制结构及原料系统。HEMT传输的频率fT随栅长减小而增加，栅长越短则GaAs场效应管速度越快，至今先进HEMT工艺的栅长小于0.2m，实验室水平小于0.1m，但同时要考虑光刻分辨率以及减小栅长带来的栅极电阻增大的问题。栅长小于0.3m可考虑采用蘑菇型即T型栅极。第31页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础324.4 CMOS集成电路的基本制造工艺 CMO

16、S工艺技术是当代VLSI工艺的主流工艺技术，它是在PMOS与NMOS工艺基础上发展起来的。其特点是将NMOS器件与PMOS器件同时制作在同一硅衬底上。 CMOS工艺技术一般可分为三类，即 P阱CMOS工艺 N阱CMOS工艺 双阱CMOS工艺第32页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础33P阱CMOS工艺 P阱CMOS工艺以N型单晶硅为衬底，在其上制作P阱。NMOS管做在P阱内，PMOS管做在N型衬底上。P阱工艺包括用离子注入或扩散的方法在N型衬底中掺进浓度足以中和N型衬底并使其呈P型特性的P型杂质，以保证P沟道器件的正常特性。第33页，共6

17、3页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础34P阱CMOS工艺 P阱杂质浓度的典型值要比N型衬底中的高510倍才能保证器件性能。然而P阱的过度掺杂会对N沟道晶体管产生有害的影响，如提高了背栅偏置的灵敏度，增加了源极和漏极对P阱的电容等。第34页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础35P阱CMOS工艺 电连接时，P阱接最负电位，N衬底接最正电位，通过反向偏置的PN结实现PMOS器件和NMOS器件之间的相互隔离。P阱CMOS芯片剖面示意图见下图。 第35页，共63页，2022年，5月20日，14点34分

18、，星期四2022/9/14集成电路设计基础36N阱CMOS工艺 N阱CMOS正好和P阱CMOS工艺相反，它是在P型衬底上形成N阱。因为N沟道器件是在P型衬底上制成的，这种方法与标准的N沟道MOS(NMOS)的工艺是兼容的。在这种情况下，N阱中和了P型衬底， P沟道晶体管会受到过渡掺杂的影响。第36页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础37N阱CMOS工艺 早期的CMOS工艺的N阱工艺和P阱工艺两者并存发展。但由于N阱CMOS中NMOS管直接在P型硅衬底上制作，有利于发挥NMOS器件高速的特点，因此成为常用工艺 。第37页，共63页，2022

19、年，5月20日，14点34分，星期四2022/9/14集成电路设计基础38N阱CMOS芯片剖面示意图N阱CMOS芯片剖面示意图见下图。第38页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础39双阱CMOS工艺 随着工艺的不断进步，集成电路的线条尺寸不断缩小，传统的单阱工艺有时已不满足要求，双阱工艺应运而生。第39页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础40双阱CMOS工艺通常双阱CMOS工艺采用的原始材料是在N+或P+衬底上外延一层轻掺杂的外延层，然后用离子注入的方法同时制作N阱和P阱。第40页，共

20、63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础41双阱CMOS工艺使用双阱工艺不但可以提高器件密度，还可以有效的控制寄生晶体管的影响，抑制闩锁现象。第41页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础42双阱CMOS工艺主要步骤 双阱CMOS工艺主要步骤如下：（1）衬底准备：衬底氧化，生长Si3N4。（2）光刻P阱，形成阱版，在P阱区腐蚀Si3N4， P阱注入。（3）去光刻胶，P阱扩散并生长SiO2。（4）腐蚀Si3N4，N阱注入并扩散。（5）有源区衬底氧化，生长Si3N4，有源区光刻 和腐蚀，形成有源区版。

21、（6）N管场注入光刻，N管场注入。第42页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础43双阱CMOS工艺主要步骤（7）场区氧化，有源区Si3N4和SiO2腐蚀，栅 氧化，沟道掺杂（阈值电压调节注入）。（8）多晶硅淀积、掺杂、光刻和腐蚀，形成 多晶硅版。（9）NMOS管光刻和注入硼，形成N+版。 （10）PMOS管光刻和注入磷，形成P+版。 （11）硅片表面生长SiO2薄膜。 （12）接触孔光刻，接触孔腐蚀。 （13）淀积铝，反刻铝，形成铝连线。 第43页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础44

22、MOS工艺的自对准结构自对准是一种在圆晶片上用单个掩模形成不同区域的多层结构的技术，它消除了用多片掩模所引起的对准误差。在电路尺寸缩小时，这种有力的方法用得越来越多。有许多应用这种技术的例子，例子之一是在多晶硅栅MOS工艺中，利用多晶硅栅极对栅氧化层的掩蔽作用，可以实现自对准的源极和漏极的离子注入，如图所示。 第44页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础45自对准工艺 示意图 第45页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础46自对准工艺上图中可见形成了图形的多晶硅条用作离子注入工序中的掩模

23、，用自己的“身体”挡住离子向栅极下结构（氧化层和半导体）的注入，同时使离子对半导体的注入正好发生在它的两侧，从而实现了自对准。而且原来呈半绝缘的多晶硅本身在大量注入后变成低电阻率的导电体。可见多晶硅的应用实现“一箭三雕”之功效。第46页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础474.5 BiCMOS集成电路的基本制造工艺 BiCMOS工艺技术是将双极与CMOS器件制作在同一芯片上，这样就结合了双极器件的高跨导、强驱动和CMOS器件高集成度、低功耗的优点，使它们互相取长补短、发挥各自优点，从而实现高速、高集成度、高性能的超大规模集成电路。第47页

24、，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础48BiCMOS工艺分类 BiCMOS工艺技术大致可以分为两类：分别是以CMOS工艺为基础的BiCMOS工艺和以双极工艺为基础的BiCMOS工艺。一般来说，以CMOS工艺为基础的BiCMOS工艺对保证CMOS器件的性能比较有利，同样以双极工艺为基础的BiCMOS工艺对提高保证双极器件的性能有利。 第48页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础49以P阱CMOS工艺为基础的BiCMOS工艺以P阱CMOS工艺为基础是指在标准的CMOS工艺流程中直接构造双极晶

25、体管，或者通过添加少量的工艺步骤实现所需的双极晶体管结构。下图为通过标准P阱CMOS工艺实现的NPN晶体管的剖面结构示意图。第49页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础50标准P阱CMOS工艺实现的NPN晶体管的剖面结构示意图第50页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础51标准 P阱CMOS 工艺结构特点 这种结构的缺点是： （1）由于NPN晶体管的基区在P阱中，所以基 区的厚度太大，使得电流增益变小； （2）集电极的串联电阻很大，影响器件性能； （3）NPN管和PMOS管共衬底，使得N

26、PN管只 能接固定电位，从而限制了NPN管的使用。第51页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础52以N阱CMOS工艺为基础的BiCMOS工艺N阱CMOS-NPN体硅衬底结构剖面图第52页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础53N阱CMOS工艺为基础的BiCMOS工艺 N阱CMOS工艺为基础的BiCMOS工艺与以P阱CMOS工艺为基础的BiCMOS工艺相比，优点包括：（1）工艺中添加了基区掺杂的工艺步骤，这样就形成了较薄的基区，提高了NPN晶体管的性能；第53页，共63页，2022年，5月

27、20日，14点34分，星期四2022/9/14集成电路设计基础54N阱CMOS工艺为基础的BiCMOS工艺（2）制作NPN管的N阱将NPN管与衬底自然隔开，这样就使得NPN晶体管的各极均可以根据需要进行电路连接，增加了NPN晶体管应用的灵活性。第54页，共63页，2022年，5月20日，14点34分，星期四2022/9/14集成电路设计基础55N阱CMOS工艺为基础的BiCMOS工艺 它的缺点是：NPN管的集电极串联电阻还是太大，影响双极器件的驱动能力。如果以P+-Si为衬底，并在N阱下设置N+隐埋层，然后进行P型外延，可使NPN管的集电极串联电阻减小56倍，还可以使CMOS器件的抗闩锁性能大大提高