RS编码开题报告

1、南京邮电大学毕业设计(论文)开题报告题目基于FPGA的RS编码器的设计与实现研究学生姓名一、对课题任务的学习与理解课题任务Reed-Solomon(RS)纠错编码是目前最有效，应用最为广泛的差错控制编码方式之一，它对随机 性和突发性错误有极强的纠错能。它首先是有Irving Reed和Gus Solomon应用MS多项式于I960 年构造出来的一类多进制BCH码。RS纠错码 既能纠随机错误，又能纠突发错误，已经在卫星通信， 数字电视传输以及磁纪录系统等许多领域得到广泛应用。随着超大规模集成电路技术的不断发展，市场早有全集成的单片RS编码器的商用产品。但对 于某一具体项目设计来说，需要的纠错能力

2、及电路特征不尽相同，现成的RS芯片，或是成本高，资 源浪费多或是不能完全满足设计要求。采用可编程逻辑器件(FPGA)来实现，可以根据实际要求。 充分利用资源，提高产品集成度，降低了成本.Reed-Solomon(RS)码是一种重要的纠错码，本次设计运用VHDL语言在Quartus II软件环境下编 程，试图用现场可编程门阵列(FPGA)设计并实现RS编码器。技术要求：熟悉RS编码的原理和编码算法。学习Quartus II软件的使用，并用VHDL语言设计RS编码器。3完成功能仿真。对课题任务的理解对课题任务的细分及步骤：搜索出相关的文献资料；通过浏览，学习RS编码的原理和算法；安装并学习Quar

3、tus II软件的使用，熟悉Quartus II环境下的编程，调试和运行。学习用VHDL(硬件描述语言)编程，从简单的程序开始学习并在软件环境下进行调试和运行， 掌握一定的编程技巧。在学习软件编程的过程中，实行先了解编程语言的框架，再用到什么学什么的方略。在编写 的过程中，可以参考已有的编程思路及结构，在此基础上，自己编程，完成RS编码器的程序编制，完成功能仿真。如果有可能的话，针对特定的FPGA器件优化这 个设计，运行布局和布线程序，产生比特流文件和时序网表。根据时序网表进行时序模拟， 时序网表中包含布局和布线处理后的时序信息，所以这种模拟比功能模拟更为精确，把比特 流文件下载到FPGA器件

4、中去。最终实现的成果根据课题任务的要求，最终实现的成果是用现场可编程门阵列(FPGA)设计实现RS编码器， 完成功能仿真，并对本设计进行评价。做这个成果的意义纠错编码技术是信息论的一个重要分支，研究纠错编码技术是一项理论性与实践性均很强的 工作。为了进一步提高RS编码在差错控制中的作用。作为实现平台，本设计是把对RS编码的 理论研究成果和硬件的实现结合起来。二、对文献资料的调研对文献的整理文献很多，如果只看一边，而不做任何整理，无疑会是以后再次查阅资料的时候做重复劳动， 我这次毕设最主要的就是RS编码原理，VHDL和FPGA等方面的知识。所以我就分三部分来整理：RS编码部分：RS的编码算法显得

5、尤为重要RS的编码就是计算信息码符多项式除以校验码生成多项式之后的余数。在介绍之前需 要说明一些符号。在GF(2m)域中，符号(n, k)RS的含义如下：m表示符号的大小，如m = 8表示符号由8位二进制数组成n表示码块长度，k表示码块中的信息长度K=n-k = 2t表示校验码的符号数 t表示能够纠正的错误数目例如，(28, 24)RS码表示码块长度共28个符号，其中信息代码的长度为24,检验码有4个检验符号。 在这个由28个符号组成的码块中，可以纠正在这个码块中出现的2个分散的或者2个连续的符号错误, 但不能纠正3个或者3个以上的符号错误。对一个信息码符多项式,RS校验码生成多项式的一 般形

6、式为G (x) =1 (x - a)i=0式中，通常取K0 = 0或K0 = 1,而(n-k)22t (t为要校正的错误符号数)，a本原元。下面用一个例子来说明RS码的编码原理。(20, 16)RS编码器完成RS编码功能，每输入16个码元，延迟1个时钟原样输出，并在其后添加4个 校验码元，构成20个码元的输出码字。因此数据输入16个码字后应预留至少4个码字的空隙，避免 数据丢失。(20, 16)RS是(255, 251)RS的缩短码，它是在有限域GF(28)上运算得到的，把(255, 251)RS的 前235个码元都当作0就得到(20, 16)RS码。码参数如下：码长N=20，信息位个数K=1

7、6，校验位N-K=4，纠错能力T=2,码距D=5；本原多项式：P( X)= X 8 + X 4 + X 3 + X 2 + 1生成多项式：G( x) = X 4 + (a 4 + a 3 + a 2 + a) X 3 + (a 7 + a 6 + a 4 + a 3) x 2+ (a7 + a6 + a5 + a2 +1) X + (a6 + a5 + a4 + a 2)其中，a是(20, 16)RS的本原域元素。编码采用除法方式实现，其原理如图1所示。图1 (20, 16)RS编码器的原理VHDL的整理：本次课程设计我选择用VHDL语言来设计FPGA实现RS编码器，VHDL意思是非常高速集成

8、电 路的硬件描述语言这是诞生于美国国防部所支持的研究计划，目的是为了把电子电路的设计意义 以文字或文件的方式保存下来，以便其他人能轻易地了解电路的设计意义。由于半导体技术的快 速进步，VHDL所能提供高阶电路描述语言的方式，让复杂的电路可以通过VHDL编辑器的电路合 成方式，轻易而且快速地达到设计的规格。基本的VHDL程序结构Use定义区Entity定义区Architecture 定义区Use定义区格式LIBRARY IEEE;USE IEEE.STD_L0GIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED

9、.ALL;Entity定义区的命令格式Entity芯片电路名称isPORT(管脚名称1：输入输出状态资料类型;管脚名称2：输入输出状态资料类型;管脚名称n：输入输出状态资料类型);END芯片电路名称；Architecture定义区格式Architecture结构名称OF芯片电路名称ISBEGIN :（电路内部描述）END结构名称；FPGA的整理：FPGA的出现拉近了硬件和软件之间的距离，因为FPGA是可编程的，所以人们可以在软件速度过 慢的场合使用FPGA。FPGA能提供比协处理器更多的灵活性，典型的应用如数据压缩，密码学和图像处 理。通常整个系统都会集成FPGA芯片和内存，并能和处理器相互通

10、信，处理器的目的是协调任务以及 执行一部分计算。最重要的问题是在设计过程中达到同步和集成软件和硬件，这需要采用软硬件协同 设计的方法。FPGA由未完成的逻辑阵列所组成，通过将这些逻辑阵列连接到一起完成一定的功能。优秀的FPGA 必须达到可读性，可重复性和可测试性这三个重要特征。使用Text Editor编写VHDL程序；使用Compiler编译VHDL程序；使用 Waveform Editor,Simulator 仿真验证 VHDL 程序；使用Timing Analyzer进行芯片的时序分析；使用Floorplan Editor安排芯片脚位；使用Programmer下载程序至芯片。在完成VHD

11、L语言的设计后要做的就是翻译，映射和布局布线。在Project Navigator中单击文件 名 integrate_testbench.vhd，可执行的进程有 Simulate Post_Translate VHDL Model,Simulate Post_Map VHDL Model 和 Simulate Post_place&Route VHDL Model.分别运行这三个进程，如果三个进 程需要的文件不存在，Project Navigator会自动启动合适的进来生成这些文件。三个进程仿真后的结果在窗口中可以看到期待响应和原始输出是完全匹配的，即Sys tem Genera tor 生成

12、的VHDL代码经过综合，翻译，映射和布局布线后得到的FPGA实现完全能实现Simulink模型的功 能。在确认布局布线没有出现错误后，就可以产生FPGA的编程文件了。三、实施方案 进度安排3月20 日-4月5号收集资料，阅读文献，对课题任务进行学习和理解，理出设计思路，安 排设计进度并完成开题报告。4月9号-4月15号从文献中整理出RS编码原理，VHDL和FPGA等方面的知识，认真学 习其中的知识，学习Quartus II的软件使用方法，并在软件环境下从最 简单的程序开始编程，运行和调试，一步一步的适应Quartus II软件， 并熟悉VHDL的语法和编程技巧。4月16号-4月29号深入学习硬

13、件描述语言，掌握编程方法。查找相关的编程书籍和资料，在学习软件编程的过程中，实行先了解 编程语言的框架，再用到什么学什么的方略。在编写的过程中，可以参考已有的编程思路及结构，在此基础上，自己编程。 完成中期检查。4月30号-5月30号在前面已学的编程能力的基础上，完成本课题程序编制并 完成功能仿真6月1号-6月20系统优化，撰写论文，准备答辩做毕设时遵循的原则编程时，为了在走错时能回到最近的点，需要每走一步都要保留当时的版本，并且对每个 版本做描述，知道其在开发过程中的位置。定要避免重复的劳动，做毕设时要统筹考虑，每做一件事都要详细地记录。四、参考文献1、胡振华编著.VHDL与FPGA设计.中国铁道出版社2、李洪伟 袁斯华编著基于Quartus II的FPGA/CPLD设计电子工业出版社 2006