D封装的发展动态与前景 页

1、3D封装装的发展展动态与与前景1 为何何要开发发3D封封装 迄迄今为止止，在IIC芯片片领域，SoCC（系统统级芯片片）是最最高级的的芯片；在ICC封装领领域，SSiP（系统级级封装）是最高高级的封封装。 SiPP涵盖SSoC，SoCC简化SSiP。SiPP有多种种定义和和解释，其中一一说是多多芯片堆堆叠的33D封装装内系统统集成（Sysstemm-inn-3DD Paackaage），在芯芯片的正正方向上上堆叠两两片以上上互连的的裸芯片片的封装装，SIIP是强强调封装装内包含含了某种种系统的的功能。3D封封装仅强强调在芯芯片正方方向上的的多芯片片堆叠，如今33D封装装已从芯芯片堆叠叠发展占占

2、封装堆堆叠，扩扩大了33D封装装的内涵涵。（11）手机机是加速速开发33D封装装的主动动力，手手机已从从低端（通话和和收发短短消息）向高端端（可拍拍照、电电视、广广播、MMP3、彩屏、和弦振振声、蓝蓝牙和游游戏等）发展，并要求求手机体体积小，重量轻轻且功能能多。为为此，高高端手机机用芯片片必须具具有强大大的内存存容量。20005年要要求2556Mbb代码存存储，11Gb数数据存储储；20006年年要求11Gb代代码存储储，2GGb数据据存储，于是诞诞生了芯芯片堆叠叠的封装装（SDDP），如多芯芯片封装装（MCCP）和和堆叠芯芯片尺寸寸封装（SCSSP）等等；11（22）在22D封装装中需要要大

3、量长长程互连连，导致致电路RRC延迟迟的增加加。为了了提高信信号传输输速度，必须降降低RCC延迟。可用33D封装装的短程程垂直互互连来替替代2DD封装的的长程互互连；（3）铜铜互连、低k介介质层和和CMPP已成为为当今CCMOSS技术中中的一项项标准工工艺。随随着芯片片特征尺尺寸步入入纳米尺尺度，对对低k介介质层要要求越来来越高，希望采采用纯低低k（kk2.8）介介质层。然而事事与愿违违，ITTRS曾曾三次（三个节节点）延延期向低低k介质质层的切切换。220033年底在在Semmateech联联盟主办办的一次次研讨会会上，与与会者认认为，为为改良IIC互连连面进行行的低kk材料研研究有可可能接

4、近近某种实实际极限限，未来来应更多多注重改改进设计计及制造造低k介介质层的的能力，这表明明实施SSoC的的难度。这就是是开发33D封装装的三条条理由。从此，3D封封装如雨雨后春笋笋般地蓬蓬勃发展展。2 芯片堆堆叠手机机已成为为高密度度存储器器最强、最快的的增长动动力，它它正在取取代PCC成为高高密度存存储器的的技术驱驱动，在在20008年手手机用存存储器可可能超过过PC用用存储器器。用于于高端手手机的高高密度存存储器要要求体积积小、容容量大，势必采采取芯片片堆叠。芯片堆堆叠的封封装主要要两种，一是MMCP，二是SSCSPP。MCCP涵盖盖SCSSP，SSCSPP是MCCP的延延伸，SSCSPP

5、的芯片片尺寸比比MCPP有更严严格的规规定。通通常MCCP是多多个存储储器芯片片的堆叠叠，而SSCSPP是多个个存储器器和逻辑辑器件芯芯片的堆堆叠。22.1 芯片堆堆叠的优优缺点220044年3月月Semmateech预预言，33D芯片片堆叠技技术将会会填补现现行的CCMOSS技术与与新奇技技术（如如碳纳米米管技术术）之间间的空白白。芯片片堆叠于于19998年开开始批量量生产，绝大多多数为双双芯片堆堆叠，如如图1所所示。2到到20004年底底ST微微电子已已推出堆堆叠9个个芯片的的MCPP，MCCP最具具经济效效益的是是455个芯片片的堆叠叠。芯片片堆叠的的优缺点点、前景景和关系系如表11所示

6、，表1给给出了芯芯片堆叠叠与封装装堆叠的的比较。3由于芯芯片堆叠叠在X和和Y的22D方向向上仍保保持其原原来的尺尺寸，并并在Z方方向上其其高度控控制在11mm左左右，所所以很受受手机厂厂商的青青睐。芯芯片堆叠叠的主要要缺点是是堆叠中中的某个个芯片失失效，整整个芯片片堆叠就就报废。2.22 芯片片堆叠的的关键技技术芯片片堆叠的的关键技技术之一一是圆片片的减薄薄技术，目前一一般综合合采用研研磨、深深反应离离子刻蚀蚀法（DDRIEE）和化化学机械械抛光法法（CMMP）等等工艺，通常减减薄到小小于500m，当今可可减薄至至1015m，为为确保电电路的性性能和芯芯片的可可靠性，业内人人士认为为晶圆减减薄

7、的极极限为220MM左右，表2给给出对圆圆片减薄薄的要求求，即对对圆片翘翘曲和不不平整度度（即粗粗糙度）提出的的具体控控制指标标。2.3 芯芯片堆叠叠的最新新动态至至20005年22月底，芯片堆堆叠的最最高水平平是富士士通和英英特尔，富士通通内存芯芯片堆叠叠8个芯芯片，芯芯片厚度度25m，芯芯片尺寸寸为8mmm112mmm，芯片片堆叠封封装高度度小于22.0mmm。英英特尔内内存芯片片堆叠66个芯片片，芯片片厚度550775mm，芯片片尺寸88mm10mmm/88mm11mmm，芯芯片堆叠叠封装高高度小于于1.00mm。20005年44月STT微电子子也推出出堆叠88个芯片片的MCCP，芯芯片

8、厚度度40m，芯芯片间中介层层厚度度40m，芯芯片堆叠叠封装高高度为11.6mmm，采采用这种种8个芯芯片堆叠叠的存储储器，使使过去11Gb存存储器占占用的电电路板现现在能容容纳1GGB的存存储器。4ST微微电子还还推出超超薄窄节节距双芯芯片堆叠叠的UFFBGAA，封装装高度仅仅0.88mm，采用BBGA工工艺处理理只有正正常圆片片厚度的的1/44，金丝丝球焊高高度也降降至400m。该公司司通常的的MCPP是堆叠叠244个不同同的类型型的存储储器芯片片，如SSRAMM，闪存存或DRRAM。ST微微电子于于20004年推推出4片片堆叠的的LFBBGA，其高度度为1.6mmm，20005年年将降至

9、至1.22mm，20006年再再降至11.0mmm。5MMCP内内存在日日本、韩韩国的手手机、数数码相机机和便携携式游戏戏机中被被广泛采采用。如如三星电电子向索索尼便携携式Pllay Staatioon游戏戏机提供供容量664Mbb的双片片堆叠 MCPP，它含含2566Mb NANND闪存存和2556Mbb DDDR DDRAMM，还向向索尼数数码相机机提供内内存MCCP，它它含移动动DRAAMNNOR闪闪存，移移动DRRAMonee NAAND闪闪存，国国外已推推出用于于3G手手机的88个芯片片堆叠的的MCPP，其尺尺寸为111mmm144mm1.44mm，容量为为3.22Gb，它含22片1

10、GGb NNANDD闪存，2片2256MMb NNOR闪闪存、22片2556Mbb移动DDRAMM、1片片1288Mb Ut RAMM和1片片64MMb UUt RRAM。参与芯芯片堆叠叠技术的的公司还还有Maatriix、TTezzzaroon和IIrViine Sennsorrs等公公司。至至20004年底底Mattrixx已交付付1000万块33D封装装的一次次性可编编程非易易失性存存储器，采用00.155m工工艺和TTSOPP或Muultii Meediaa Caard封封装，密密度达664MBB。Teezzaaronn采用00.188m工工艺推出出双片堆堆叠的33D封装装。2.4 芯

11、芯片堆叠叠的互连连2从图11可知，芯片间间的互连连是采用用金丝球球焊的方方式来完完成的，这要求求金丝球球形成高高度必须须小于775mm当多个个芯片堆堆叠时，对金丝丝球焊的的要求更更高，即即要求金金丝球焊焊的高度度更低。IMEEC、FFrauunhoofe-Berrlinn和富士士通等公公司联合合推出聚合物物中芯片片工艺艺，它不不采用金金丝球焊焊，而采采用硅垂垂直互连连的直接接芯片/圆片堆堆叠，将将芯片减减薄后嵌嵌入到薄薄膜或聚聚合物基基中，见见图2。它的关关键技术术是：通孔，采用DDRIEE（深反反应离子子刻蚀）制备硅硅孔，如如采用SSF6快快速刻蚀蚀硅，在在多工艺艺部的各各向异性性刻蚀过过程

12、中可可使用CC4F88钝化通通孔侧壁壁；通孔填填注，在在3000下用TTEOSS CVVD淀积积SiOO2绝缘缘层，然然后淀积积TiNN/Cuu或TaaN/CCu；圆片与与圆片或或芯片与与圆片之之间精确确对准，目前最最好的对对准精度度为112m，它它限制了了该技术术的广泛泛应用；圆片与与圆片键键合，可可采用硅硅熔法、聚合物物键合法法、直接接CuCu法法或CuuSnn共晶键键合法等等。圆片片与圆片片堆叠技技术适用用于多芯芯片数的的圆片；芯片与与圆片堆堆叠技术术适用于于少芯片片数的圆圆片，它它要求先先选出KKGD，然后将将KGDD粘合到到基板圆圆片上。3 封封装堆叠叠3尽管芯芯片堆叠叠封装在在超薄

13、的的空间内内集成了了更多的的功能，甚至某某个系统统功能，但是在在一些IIC内由由于良品品率的影影响和缺缺乏KGGD，使使封装IIC必须须进行33D配制制下的预预测试。为此，业界推推出了在在单一解解决方案案内堆叠叠预测试试的封装装，即封封装堆叠叠，它可可作为无无线应用用（如手手机、PPDA等等）的一一个备选选方案。封装堆堆叠的优优缺点及及前景如如表1所所示。封封装堆叠叠又称封封装内的的封装堆堆叠，它它有两种种形式（见图33）。一一是PiiP（PPackkagee-inn-Paackaage Staackiing），PiiP是一一种在BBAP（Bassic Asssembbly Pacckagge

14、，基基础装配配封装）上部堆堆叠经过过完全测测试的内内部堆叠叠模块（ISMM，Innsidde SStacckedd Moodulle），以形成成单CSSP解决决方案的的3D封封装。二二是PooP（PPockkagee-onn-Paackaage Staackiing），他是是一种板板安装过过程中的的3D封封装，在在其内部部，经过过完整测测试的封封装如单单芯片FFBGAA（窄节节距网格格焊球阵阵列）或或堆叠芯芯片FBBGA被被堆叠到到另外一一片单芯芯片FBBGA（典型的的存储器器芯片）或堆叠叠芯片FFBGAA（典型型的基带带或模拟拟芯片）的上部部，这样样封装堆堆叠能堆堆叠来自自不同供供应商的的混

15、合集集成电路路技术的的芯片，允许在在堆叠之之前进行行预烧和和检测。目前美美国Ammkorr、新加加坡STTATSS Chhip PACC等ICC封装和和测试厂厂商都能能量产封封装堆叠叠。如今今CSPP的封装装堆叠已已研发出出多种不不同形式式，如图图4所示示。当前前PCBB板和封封装转接接板的布布线限制制规定为为0.55mm或或0.44mm，它是CCSP封封装的最最小实用用间距，所以CCSP封封装的焊焊球间距距目前流流行的是是0.665mmm和0.5mmm。在封封装堆叠叠中需采采用回流流焊工艺艺，一般般底部封封装模盖盖的厚度度必须小小于顶部部堆叠封封装焊接接球支架架的高度度，为了了获得尽尽可能大

16、大的支架架高度，选择CCSP焊焊球间距距的655为实实际焊球球的直径径，见表表3。在在回流焊焊中，当当焊剂掩掩模开口口尺寸是是CSPP焊球间间距的11/2时时，支架架高度经经封装堆堆叠后的的高度如如表3最最后一排排所示。最近AAmkoor公司司推出两两种新型型CSPP封装堆堆叠，见见图5，一是与与传统塑塑封BGGA相似似，采用用1000m厚厚的芯片片和超低低环氧线线焊。00.5mmm间距距CSPP使用标标准的00.3mmm焊球球直径，假定模模盖厚度度为0.27mmm和44个芯片片堆叠，则在PPCB板板上安装装后的总总封装高高度为00.8mmm，在在它的上上面还可可堆叠一一个焊球球直径为为0.4

17、42mmm、间距距为0.65mmm的CCSP。二是在在衬底中中央有一一个空腔腔，芯片片放置在在空腔中中，使用用0.22mm厚厚的模盖盖，假定定两个芯芯片堆叠叠厚度为为0.22mm，最后总总高度为为0.665mmm，在它它上面可可堆叠一一个焊球球直径为为0.333mmm、间距距为0.5mmm的CSSP。这这两种封封装的顶顶部表面面沿着模模成型区区都有铜铜的焊盘盘，供顶顶部堆叠叠另一个个封装，见图55的右侧侧。这两两种CSSP封装装堆叠都都已通过过耐潮湿湿测试（MRTT）和封封装可靠靠性测试试。4 智能堆堆叠20004年年12月月日本初初创公司司Zyccubee准备采采用一种种智能堆堆叠（SSmarrt-SStacckinng）技技术创建建3D电电路，220055年下半半年着手手制造，20007年推推出商用用产品。这种智智能堆叠叠技术将将采用垂垂直通孔孔填埋工工艺，以以提高芯芯片间的的连接数数目，允允许并行行操作以以改进性性能，这这种方法法可避免免SoCC大量内内部连线线、减小小传输延延迟和降降低功耗耗，还可可把Sii芯片与与化合物物半导体体芯片融融合成单单个器件件。基于于Smaart-staack技技术的IIC采用用KGDD芯片或或圆片，可以是是任何SSi芯片片或化合合物半导导体芯片片，包括括处理器器、存储储器、传传感器、模拟IIC和RRF芯片片都可被被堆