门电路与组合逻辑电路(3)PPT

1、关于门电路和组合逻辑电路 (3)（2-1）第一张，PPT共一百八十九页，创作于2022年6月（2-2）用以实现基本逻辑运算和复合逻辑运算的单元电路通称为门电路。基本逻辑门电路与门、或门、非门常用门电路与门、或门、非门与非门、或非门、与或非门、异或、同或在电子电路中，用高、低电平分别表示1和0两种逻辑状态。5.1 概述第二张，PPT共一百八十九页，创作于2022年6月（2-3）正逻辑与负逻辑正逻辑：用高电平表示逻辑1，用低电平表示逻辑0负逻辑：用低电平表示逻辑1，用高电平表示逻辑0正负逻辑之间存在着简单的对偶关系，例如正逻辑与门等同于负逻辑或门等。（1表示条件满足、结果发生）ABY0000101

2、00111ABY111101011000正与门负或门VAVBVY0V0V0V0V3V0V3V0V0V3V3V3V用正逻辑用负逻辑第三张，PPT共一百八十九页，创作于2022年6月（2-4）在数字系统的逻辑设计中，若采用NPN晶体管和NMOS管,电源电压是正值，一般采用正逻辑。若采用的是PNP管和PMOS管，电源电压为负值，则采用负逻辑比较方便。今后除非特别说明，一律采用正逻辑。逻辑电平高电平VH：大于给定电平值的电压范围（2V5V） 输入高电平VIH 输出高电平VOH低电平VL：小于给定电平值的电压范围（0V0.8V） 输入低电平VIL 输出低电平VOL第四张，PPT共一百八十九页，创作于20

3、22年6月（2-5） 高电平和低电平都是对应的一段电压范围，因此在数字电路中，对电子元件、器件参数精度的要求及其电源的稳定度的要求比模拟电路要低。正逻辑015V2V0.8V 0V负逻辑015V2V0.8V 0V第五张，PPT共一百八十九页，创作于2022年6月（2-6）VI控制开关S的通、断。S断开，VO为高电平；S接通，VO为低电平。 用来获得高、低输出电平的基本开关电路：缺点：功耗比较大。S接通，输出为VOL时，功耗 改进：采用互补开关电路。VI同时控制开关S的通、断。S2断开, S1接通, VO为高电平;S1断开, S2接通,VO为低电平。 静态功耗0互补开关电路在数字集成电路中广泛应用

4、第六张，PPT共一百八十九页，创作于2022年6月（2-7）VISVIS理想开关：开关闭合时：R=0 V=0开关断开时：R= I=0开关时间：t=0 实际使用的开关为晶体二极管、三极管以及场效应管等电子器件。 第七张，PPT共一百八十九页，创作于2022年6月（2-8）5.2 半导体二极管和三极管的开关作用5.2.1 半导体二极管的开关作用二极管的单向导电性，即外加正向电压时二极管导通，外加反向电压时二极管截止。相当于一个受外加电压极性控制的开关。第八张，PPT共一百八十九页，创作于2022年6月（2-9）5.2 半导体二极管和三极管的开关特性5.2.1 半导体二极管的开关作用二极管的单向导电

5、性，即外加正向电压时二极管导通，外加反向电压时二极管截止。相当于一个受外加电压极性控制的开关。第九张，PPT共一百八十九页，创作于2022年6月（2-10）RBEBRCTIBICUCE+UCCIC(mA )1234UCE(V)36912IB=020A40A60A80A100AQUCC1、放大状态发射结正偏，集电结反偏。5.2.2 晶体管的开关作用第十张，PPT共一百八十九页，创作于2022年6月（2-11）RBEBRCTIBICUCE+UCCIC(mA )1234UCE(V)36912IB=020A40A60A80A100AQUCCQ1静态工作点Q上升，上升到Q1时，晶体管进入饱和状态。晶体管

6、失去了电流放大作用。2、饱和状态5.2.2 半导体三极管的开关特性第十一张，PPT共一百八十九页，创作于2022年6月（2-12）RBEBRCTIBICUCE+UCCIC(mA )1234UCE(V)36912IB=020A40A60A80A100AQUCCQ12、饱和状态集电结正向偏置5.2.2 半导体三极管的开关特性第十二张，PPT共一百八十九页，创作于2022年6月（2-13）RBEBRCTIBICUCE+UCC饱和状态的特征：晶体管饱和状态的开关作用：当晶体管饱和时，UCE(sat)0，发射极与集电极之间如同一个开关接通，其间电阻很小。5.2.2 半导体三极管的开关特性第十三张，PPT

7、共一百八十九页，创作于2022年6月（2-14）RBEBRCTIBICUCE+UCCIC(mA )1234UCE(V)36912IB=020A40A60A80A100AQUCCQ1静态工作点Q下降，下降到Q2时，晶体管进入截止状态。3、截止状态Q25.2.2 半导体三极管的开关特性第十四张，PPT共一百八十九页，创作于2022年6月（2-15）RBEBRCTIBICUCE+UCCIC(mA )1234UCE(V)36912IB=020A40A60A80A100AQUCCQ1Q2晶体管截止状态的开关作用：当晶体管截止时，IC0，发射极与集电极之间如同一个开关断开，其间电阻很大。5.2.2 半导体

8、三极管的开关特性第十五张，PPT共一百八十九页，创作于2022年6月（2-16）R1R2AF+uccuAtuFt+ucc0.3V三极管的开关特性：5.2.2 半导体三极管的开关特性第十六张，PPT共一百八十九页，创作于2022年6月（2-17）总结：数字电路就是利用晶体管的开关作用进行工作的。晶体管时而从截止跃变到饱和，时而从饱和跃变到截止；不是工作在饱和状态，就是工作在截止状态，只是在饱和和截止两种工作状态转换的瞬间才经过放大状态。5.2.2 半导体三极管的开关特性第十七张，PPT共一百八十九页，创作于2022年6月（2-18）目前，采用MOS管的逻辑集成电路主要有三类：以N沟道增强型管构成

9、的NMOS电路，以P沟道增强型管构成的PMOS电路以及用PMOS和NMOS两种管子构成互补的CMOS电路。5.3.3MOS管的基本开关电路NMOS反相器第十八张，PPT共一百八十九页，创作于2022年6月（2-19）设：VDD=12V，VGS(th)=2V，VIL=0V，VIH=12VNMOS反相器当Vi=ViL=0V时，VGS=ViL VGS(th) ，MOS管导通，合理选择VDD和RD，输出VO=VOL为得到足够低的VOL，要求RD很大。在实际电路中，常用另一个MOS管来做负载。第十九张，PPT共一百八十九页，创作于2022年6月（2-20）5.3 基本逻辑门电路在电子电路中，逻辑门电路是

10、由半导体二极管或三极管实现的，在逻辑门电路中，有分立元件电路，也有集成门电路。第二十张，PPT共一百八十九页，创作于2022年6月（2-21） 5.3.1分立元件门电路0V3VYABVCC=+5VD13kRD2&ABY=ABVAVBVY0V0V0V3V3V0V3V3VABY00011011电压功能表真值表0.7V0.7V0.7V3.7V00011.二极管与门第二十一张，PPT共一百八十九页，创作于2022年6月（2-22）2.二极管或门0V3VABYDD12R3kABY=A+B1电压功能表VAVBVY0V0V0V3V3V0V3V3V真值表ABY000110110V2.3V2.3V2.3V011

11、1第二十二张，PPT共一百八十九页，创作于2022年6月（2-23）3 三极管非门+Vcc+T123cbeRcRbViIBICVO电压功能表VIVO0V5V5V0.3V真值表AY0110AY=A1符号第二十三张，PPT共一百八十九页，创作于2022年6月（2-24）4.分立元件复合门电路工作原理： （1）当A、B、C全接高电平5V时，二极管D1D3都截止，而D4、D5和T导通，且T为饱和导通， VL=0.3V，即输出低电平。（2）A、B、C中只要有一个为低电平0.3V时，则VP1V，从而使D4、D5和T都截止，VL=VCC=5V，即输出高电平。所以该电路满足与非逻辑关系，即：第二十四张，PPT

12、共一百八十九页，创作于2022年6月（2-25）R1R2Y+12V晶体管“非” 门“或非” 门全“0”出“1”有“1”出“0”“或非”门图形符号A1BY二极管或门YD1D2AB0V或非门电路第二十五张，PPT共一百八十九页，创作于2022年6月（2-26）分离元件门电路缺点1、体积大、工作不可靠。2、需要不同电源。3、各种门的输入、输出电平不匹配。第二十六张，PPT共一百八十九页，创作于2022年6月（2-27）数字集成电路：在一块半导体基片上制作出一个完整的逻辑电路所需要的全部元件和连线。使用时接：电源、输入和输出。数字集成电路具有体积小、可靠性高、速度快、而且价格便宜的特点。 TTL型电路

13、：输入端和输出端都采用了三极管结构，称之为: 三极管-三极管逻辑电路（Transistor Transistor Logic），简称为TTL电路。5.3.2 TTL集成门电路 按照集成度的高低，将集成电路分为以下几类：小规模集成电路：100个以下(元件和连线）( Small Scale Integration :SSI ) 中规模集成电路：几百个（Medium Scale Integration :MSI )大规模集成电路：几千个 （ Large Scale Integration :LSI )超大规模集成电路：一万个以上（Very Large Scale Integration VLSI ）

14、 第二十七张，PPT共一百八十九页，创作于2022年6月（2-28）1、TTL “与非” 门电路多发射极晶体管二极管“与”门ABYC+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABCABCB1C1R1+5V第二十八张，PPT共一百八十九页，创作于2022年6月（2-29）1、任一输入为低电平“0”（0.3V）时“0”不足以让T2、T5导通发射结 正向偏置1V+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC三个PN结导通需2.1V1、TTL “与非” 门电路第二十九张，PPT共一百八十九页，创作于2022年6月（2-30）+5VYR4R2R1T2R3R5T3T4T1T5

15、B1C1ABCuo1、任一输入为低电平“0”（0.3V）时“0”1Vuo=5-uR2-ube3-ube43.4V 高电平“1”！1、TTL “与非” 门电路第三十张，PPT共一百八十九页，创作于2022年6月（2-31）“1”高电位“1”全反偏1V2、输入全为高电平“1”（3.4V）时+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC截止全导通1、TTL “与非” 门电路第三十一张，PPT共一百八十九页，创作于2022年6月（2-32）“1”全反偏1V2、输入全为高电平“1”（3.4V）时+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC全导通饱和VY=0.3V低电平“

16、0”高电位“1”1、TTL “与非” 门电路第三十二张，PPT共一百八十九页，创作于2022年6月（2-33）TTL与非门电路&ABY符号：C第三十三张，PPT共一百八十九页，创作于2022年6月（2-34）1）电压传输特性2、TTL “与非” 门电路的特性电压传输特性是指与非门的输出电压与输入电压之间的对应关系，即，它反映了电路的静态特性。图(a)是电压传输特性的实验电路，图(b)给出了TTL与非门的电压传输特性曲线。 (b) 特性曲线(a) 实验电路第三十四张，PPT共一百八十九页，创作于2022年6月（2-35）AB段: 当Vi0.7v时，Vb20.7v，T2和T5管截止，T4导通，输出

17、为高电平VoH=VccVd2Vbe4 3.6v，故AB段称为截止区R3R2R1Vcc= + 5v(Vo)123123D212313R4130A(VI)T1T5T4T24kYVC2Ve21.6k1k0.9V0.2V5V0.2VBC段: 当0.7Vi1.3v时，T2管的发射极电阻R3直接接地，故T2管开始导通并处于放大状态，所以Vc2和Vo随Vi的增高而线性地降低。但T5管仍截止。故BC段称为线性区。ABCVOVI01233211.4V0.7V5V0.7V2.1V1.4V1.0V1.4V第三十五张，PPT共一百八十九页，创作于2022年6月（2-36）CD段:当1.3vVi1.4V2.1V1.4V

18、0.7V1VDEDE段: Vi大于1.4v以后，Vb1被箝位在2.1v，T2和T5管均饱和，Vo=Vces5=0.1v,故DE段称为饱和区。AVOVI0123321BC第三十六张，PPT共一百八十九页，创作于2022年6月（2-37）（1）输出高电平电压VOH在正逻辑体制中代表逻辑“1”的输出电压。VOH的理论值为3.6V，产品规定输出高电压的最小值VOH（min）=2.4V。（2）输出低电平电压VOL在正逻辑体制中代表逻辑“0”的输出电压。VOL的理论值为0.3V，产品规定输出低电压的最大值VOL（max）=0.4V。（3）关门电平电压VOFF是指输出电压下降到VOH（min）时对应的输入电

19、压。即输入低电压的最大值。在产品手册中常称为输入低电平电压，用VIL（max）表示。规定VIL（max）=0.8V。（4）开门电平电压VON是指输出电压下降到VOL（max）时对应的输入电压。即输入高电压的最小值。在产品手册中常称为输入高电平电压，用VIH（min）表示。规定VIH（min）=2V。几个重要参数第三十七张，PPT共一百八十九页，创作于2022年6月（2-38）（5）阈值电压VTH电压传输特性的过渡区所对应的输入电压，即决定电路截止和导通的分界线，也是决定输出高、低电压的分界线。VTH又常被形象化地称为门槛电压。其值为1.3V1.VVOH（min）=2.4VVOL（max）=0.

20、4VVIL（max）=VOFF=0.8VVIH（min）=VON=2VVTH1.VABCDEVOVI0123321VOHVOH(min)VOLVTHVOffVIL(max)VONVIH(min)VOL（max）第三十八张，PPT共一百八十九页，创作于2022年6月（2-39）2）噪声容限电压 2、TTL “与非” 门电路的特性由TTL门电路的输出特性曲线可知，TTL门电路的输出高低电平不是一个值，而是一个范围。同样，它的输入高低电平也有一个范围，即它的输入信号允许一定的容差，称为噪声容限。 噪声容限示意图第三十九张，PPT共一百八十九页，创作于2022年6月（2-40）输入低电平噪声容限：VN

21、L=VOff VOLmax=0.8V-0.4V=0.4V输入高电平噪声容限：VNH=VOHmin-VON=2.4V-2V=0.4V第四十张，PPT共一百八十九页，创作于2022年6月（2-41）3）TTL门电路的扇出系数 NO 2、TTL “与非” 门电路的特性门电路根据不同的需要通常都带有不同的负载，门电路输出端典型的负载也是门电路，描述门电路输出端最多所能带的门电路的个数称为门电路的扇出系数，它表示门电路的带负载能力。对于TTL与非门，NO 8。4）TTL与非门传输延迟时间tpd TTL与非门传输延迟时间示意图导通延迟时间tpd1 从输入波形上升沿的中点到输出波形下降沿的中点所经历的时间。

22、 截止延迟时间tpd2从输入波形下降沿的中点到输出波形上升沿的中点所经历的时间。 传输延迟时间tpd是tpd1和tpd2的平均值。即 第四十一张，PPT共一百八十九页，创作于2022年6月（2-42）在工程实践中，有时需要将几个门的输出端并联使用， 以实现与逻辑，称为线与。3、其他类型的TTL门电路BA&DC&YY1Y2普通的TTL门电路不能进行线与，为此，专门生产了一种可以进行线与的门电路：集电极开路门Y1Y2Y000110110001第四十二张，PPT共一百八十九页，创作于2022年6月（2-43）+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC一般TTL “与非”门电路1）

23、集电极开路“与非”门电路（OC门）第四十三张，PPT共一百八十九页，创作于2022年6月（2-44）+5VYR2R1T2R3T1T5B1C1ABCOC门电路无T3、T4晶体管T5集电极开路！1）集电极开路“与非”门电路（OC门）第四十四张，PPT共一百八十九页，创作于2022年6月（2-45）+VCC=5VY12312313ABT11.6K4K1KR1T2T5R2R3AYB&集电极开路门（ OC门）注意：OC门必须外接合适的负载电阻和电源才能正常工作。RLVCC ABY001011101110VO=VCC VO=VCes5 第四十五张，PPT共一百八十九页，创作于2022年6月（2-46）+5

24、VYR2R1T2R3T1T5B1C1ABCOC门电路工作时，T5的集电极（输出端）外接电源U和电阻RL，作为OC门的有源负载。RLUCC集电极开路“与非”门电路（OC门）第四十六张，PPT共一百八十九页，创作于2022年6月（2-47）（1）实现线与。 电路如右图所示，逻辑关系为:OC门主要有以下几方面的应用：（2）实现电平转换。如图示，可使输出高电平变为10V。（3）用做驱动器。如图是用来驱动发光二极管的电路。+VBA&DC&RLCCYY1Y2第四十七张，PPT共一百八十九页，创作于2022年6月（2-48）2）三态输出“与非”门电路D+5VYR4R2R1T2R3R5T3T4T1T5B1C1

25、ABE特点：它的输出除出现高电平和低电平外，还可以出现高阻状态。 E 控制端A、B 输入端3、其他类型的TTL门电路 第四十八张，PPT共一百八十九页，创作于2022年6月（2-49）D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE当控制端 E=“1”时：D截止电路处于工作状态。三态输出“与非”门电路第四十九张，PPT共一百八十九页，创作于2022年6月（2-50）D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE当控制端 E=“0”时：D导通输出端处于开路状态。高阻态截止截止三态输出“与非”门电路第五十张，PPT共一百八十九页，创作于2022年6月（2-51）符

26、号功能表&ABYE三态输出“与非”门的图形符号及功能说明：由于电路结构不同，也有当控制端为高电平时出现高阻态，为低电平时处于工作状态。三态输出“与非”门电路第五十一张，PPT共一百八十九页，创作于2022年6月（2-52）三态门主要作为TTL电路与总线间的接口电路用途：结论：E1、E2、E3分时接入高电平，总线就会轮流接受各个三态门的输出。公用总线&E1&E2&E3第五十二张，PPT共一百八十九页，创作于2022年6月（2-53）574LS系列为低功耗肖特基系列。674AS系列为改进肖特基系列，它是74S系列的后继产品。774ALS系列为改进低功耗肖特基系列，是74LS系列的后继产品。TTL集

27、成逻辑门电路系列简介174系列为TTL集成电路的早期产品，属中速TTL器件。274L系列为低功耗TTL系列，又称LTTL系列。374H系列为高速TTL系列。474S系列为肖特基TTL系列，进一步提高了速度。如图示。becbec第五十三张，PPT共一百八十九页，创作于2022年6月（2-54）第五十四张，PPT共一百八十九页，创作于2022年6月（2-55）TTL与非门举例74LS0074LS00是一种典型的TTL与非门器件，内部含有4个2输入端与非门，共有14个引脚。引脚排列图如图所示。逻辑功能：第五十五张，PPT共一百八十九页，创作于2022年6月（2-56）MOS逻辑门电路是继TTL之后发

28、展起来的另一种应用广泛的数字集成电路。由于它功耗低，抗干扰能力强，工艺简单，几乎所有的大规模、超大规模数字集成器件都采用MOS工艺。就其发展趋势看，MOS电路特别是CMOS电路有可能超越TTL成为占统治地位的逻辑器件。CMOS逻辑门电路是由N沟道增强型MOS管和P沟道增强型MOS管互补而成，通常称为互补型MOS逻辑电路，简称CMOS逻辑电路。 5.3.3 CMOS门电路第五十六张，PPT共一百八十九页，创作于2022年6月（2-57）一、 CMOS反向器VGSN=0V-0V=0VVTN，TN导通，VGSP=10V-10V=0V,TP截止,ID0;输出VO0V。N沟道P沟道1、CMOS反相器的电

29、路结构和工作原理由N沟道增强型和P沟道增强型MOS互补而成第五十七张，PPT共一百八十九页，创作于2022年6月（2-58）（4）当5VVi8V， TP逐渐变为截止， TN导通（5）当Vi8V，TP截止，TN导通，输出Vo=0V。 2、电压传输特性：（设: VDD=10V， VGS(th)N =| VGS(th) P|=2V）（1）当Vi2V,TN截止,TP导通,输出VoVDD=10V（2）当2VVi5V，TN开始导通，TP导通（3）当Vi=5V，两管都导通，Vo=（VDD/2）=5V。CMOS门电路的阈值电压 VTH=VDD/2N沟道P沟道第五十八张，PPT共一百八十九页，创作于2022年6

30、月（2-59）3、输入噪声容限保证输出高、低电平基本不变（在允许的范围内）的条件下，而允许的输入信号的波动范围称为输入端噪声容限输入低电平噪声容限：VNL=VILmax VOLmax =0.8V-0.3V =0.5V输入高电平噪声容限：VNH=VOHmin-VIHmin =11V-8V =3V0.3V 0V12V11V0.8V 0V12V 8V第五十九张，PPT共一百八十九页，创作于2022年6月（2-60）ABVP1VP2VN1VN2+VDDF1、CMOS与非门VP1 与VP2并联，VN1 与VN2串联；当AB都是高电平时VN1 与VN2同时导通VP1 与VP2同时截止；输出F为低电平。当A

31、B中有一个是低电平时，VN1 与VN2中有一个截止，VP1 与VP2中有一个导通，输出F为高电平。U GS（th）：NMOS为正，PMOS为负。二、其他形式的CMOS门电路第六十张，PPT共一百八十九页，创作于2022年6月（2-61）2、 CMOS或非门BVP1VP2VN1VN2+VDDAF当AB中有一个是高电平，VN1 与VN2中有一个导通，VP1 与VP2中有一个截止，输出F为低电平。当AB都是低电平时，VN1 与VN2同时截止，VP1 与VP2同时导通；输出F为高电平。U GS（th）：NMOS为正，PMOS为负。VP1 与VP2串联，VN1 与VN2并联；第六十一张，PPT共一百八十

32、九页，创作于2022年6月（2-62）结构特点：组合逻辑电路仅仅由门电路组成，电路中无记忆元件，输入与输出之间无反馈。 时序逻辑电路电路中有记忆元件，输入与输出之间有反馈。5.4 组合逻辑电路的分析与设计数字电路按其完成逻辑功能的不同特点，可划分为组合逻辑电路和时序逻辑电路两大类。5.4.1 组合逻辑电路特点组合逻辑电路（功能特点）：该电路在任一时刻输出的稳定状态，仅取决于该时刻的输入信号，而与输入信号作用前电路所处的状态无关。时序逻辑电路（功能特点）：任一时刻的输出信号不但取决于当时的输入信号，而且还取决于电路原来所处的状态。第六十二张，PPT共一百八十九页，创作于2022年6月（2-63）

33、5.4.1 组合逻辑电路的特点5.4 组合逻辑电路的分析与设计 组合逻辑电路框图图中表示A1An表示输入变量，Y1Ym表示输出变量。输出变量与输入变量之间的逻辑关系可以用逻辑函数表示： 第六十三张，PPT共一百八十九页，创作于2022年6月（2-64）=1=1ABSCOCI&11CI输出信号S、CO仅仅与输入信号有关系。例如：第六十四张，PPT共一百八十九页，创作于2022年6月（2-65）组合逻辑电路逻辑功能的描述：真值表、逻辑函数式、逻辑图、卡诺图如上例：逻辑函数式、逻辑图真值表ABCISCO0000000110010100110110010101011100111111功能全加器第六十五

34、张，PPT共一百八十九页，创作于2022年6月（2-66）5.4.2 组合逻辑电路的分析方法和设计方法 分析组合逻辑电路,一般是根据已知的逻辑电路,找出其逻辑函数表达式,或写出其真值表,从而了解其电路的逻辑功能 有时分析的目的在于检验所设计的逻辑电路是否能实现预定的逻辑功能。分析过程一般包含4个步骤：1、组合逻辑电路的分析方法电路电路的逻辑功能(真值表)第六十六张，PPT共一百八十九页，创作于2022年6月（2-67）例1：组合电路如图所示，分析该电路的逻辑功能。解：（1）由逻辑图逐级写出逻辑表达式。为了写表达式方便，借助中间变量P。ABCAPBPCP第六十七张，PPT共一百八十九页，创作于2

35、022年6月（2-68）（2）化简与变换：（3）由表达式列出真值表。（4）分析逻辑功能 ： 当A、B、C三个变量不一致时，电路输出为“1”，所以这个电路称为“不一致电路”。ABCY00000101001110010111011100111111第六十八张，PPT共一百八十九页，创作于2022年6月（2-69） 分析组合逻辑电路的一般步骤：用文字或符号标出各个门的输入或输出。从输入端到输出端逐级写出输出函数对输入变量的逻辑函数表达式，也可由输出端向输入端逐级推导，最后得到以输入变量表示的输出逻辑函数表达式。用逻辑代数或卡诺图化简或变换各逻辑函数表达式，或列 出真值表。根据真值表或逻辑函数表达式确

36、定电路的逻辑功能。第六十九张，PPT共一百八十九页，创作于2022年6月（2-70）例2：分析下图的逻辑功能。 1、由逻辑图写出逻辑式方法：从输入端到输出端，依次写出各个门的逻辑式，最后写出输出变量Y的逻辑式。ABY&G1&G2&G3&G4XY1Y2第七十张，PPT共一百八十九页，创作于2022年6月（2-71）例2：分析下图的逻辑功能。 ABY&G1&G2&G3&G4XY1Y21、由逻辑图写出逻辑式G1门：G2门：G3门：G4门：对逻辑式进行化简！第七十一张，PPT共一百八十九页，创作于2022年6月（2-72）例2：分析下图的逻辑功能。 ABY&G1&G2&G3&G4XY1Y21、由逻辑图

37、写出逻辑式反演律！第七十二张，PPT共一百八十九页，创作于2022年6月（2-73）例2：分析下图的逻辑功能。 ABY&G1&G2&G3&G4XY1Y22、由逻辑式列出逻辑状态表1第七十三张，PPT共一百八十九页，创作于2022年6月（2-74）例2：分析下图的逻辑功能。 ABY&G1&G2&G3&G4XY1Y22、由逻辑式列出逻辑状态表11第七十四张，PPT共一百八十九页，创作于2022年6月（2-75）例2：分析下图的逻辑功能。 ABY&G1&G2&G3&G4XY1Y22、由逻辑式列出逻辑状态表11其余填“0”！00第七十五张，PPT共一百八十九页，创作于2022年6月（2-76）例2：分

38、析下图的逻辑功能。 ABY&G1&G2&G3&G4XY1Y23、分析逻辑功能11结论：当输入A、B不同时，输出为“1”；当输入A、B相同时，输出为“0”。“异或”门电路00=1第七十六张，PPT共一百八十九页，创作于2022年6月（2-77）例3：分析下图的逻辑功能。 &ABF11G1G2G3G4G5真值表同或门电路第七十七张，PPT共一百八十九页，创作于2022年6月（2-78）5.8第七十八张，PPT共一百八十九页，创作于2022年6月（2-79）任务要求实现逻辑功能的最简单的逻辑电路分析步骤：5.4.3 组合逻辑电路的设计b、定义输入和输出变量的逻辑状态（1和0）。3、选择组成逻辑图的器

39、件类型。可选用小规模集成门电路组成相应的逻辑电路，也可选用中规模集成的常用逻辑器件或可编程逻辑器件等构成相应的逻辑电路。2、根据逻辑状态表写出逻辑表达式；1、进行逻辑抽象。a、确定输入变量和输出变量。事件的原因为输入变量，事件的结果为输出变量。c、根据逻辑要求，列逻辑状态表；逻辑器件的数目、种类、器件之间的连线都最少。第七十九张，PPT共一百八十九页，创作于2022年6月（2-80）任务要求最简单的逻辑电路b、使用中规模集成的常用组合逻辑电路时，需要将逻辑函数变换为适当的形式，以便能用最少的器件和最简单的连线接成所要求的逻辑电路。分析步骤：5、根据化简或变换后的逻辑函数式，画出逻辑图。4、将逻

40、辑函数化简成适当的形式。a、使用小规模集成的门电路进行设计时，需要将逻辑函数化简成最简形式；3.2.2 组合逻辑电路的设计方法第八十张，PPT共一百八十九页，创作于2022年6月（2-81）例：设计三人表决电路（A、B、C）。每人有一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。1、首先指明逻辑符号取“0”、“1”的含义。三个按键A、B、C按下时为“1”，不按时为“0”。输出是Y，指示灯亮是“1”，否则是“0”。2、根据题意列出逻辑状态表、逻辑式、最终画出逻辑图。第八十一张，PPT共一百八十九页，创作于2022年6月（2-82）例：设计三人表决电路（A、

41、B、C）。每人有一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。逻辑状态表1）、根据要求列出逻辑状态表第八十二张，PPT共一百八十九页，创作于2022年6月（2-83）例：设计三人表决电路（A、B、C）。每人有一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。2）、根据逻辑状态表写出逻辑表达式逻辑状态表第八十三张，PPT共一百八十九页，创作于2022年6月（2-84）例：设计三人表决电路（A、B、C）。每人有一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。3）、将逻辑表达式化成

42、最简式用卡诺图化简ABC0001111001ABBCAC第八十四张，PPT共一百八十九页，创作于2022年6月（2-85）4）、根据逻辑表达式画出逻辑图。B&AB1Y&C&第八十五张，PPT共一百八十九页，创作于2022年6月（2-86）&AB&C&Y若用与非门实现第八十六张，PPT共一百八十九页，创作于2022年6月（2-87）解：设红、绿、黄灯分别用A、B、C表示，且灯亮为1，灯灭为0。 结果用Y表示，出故障Y=1，正常Y=0。例2：设计一个监视交通信号灯工作状态的电路。正常工作状态下，红、绿、黄灯必须有一盏、而且只允许有一盏灯点亮。ABCY000100100100011110001011

43、11011111真值表 BC A000111100101010111卡诺图表达式&1111ABCY第八十七张，PPT共一百八十九页，创作于2022年6月（2-88）与非与非表达式111ABCY&与或非表达式 BC A000111100101010111111ABC&1Y第八十八张，PPT共一百八十九页，创作于2022年6月（2-89）在各种数字系统中，有些逻辑电路（编码器、译码器、数据选择器、计数器、加法器等等）经常大量出现，为了使用方便，已经把这些逻辑电路制成了中、小规模集成的标准化集成电路产品，可以直接使用，而不用重复设计这些逻辑电路。下面分别介绍它们的工作原理和使用方法。5.5 常用的组

44、合逻辑电路第八十九张，PPT共一百八十九页，创作于2022年6月（2-90）5.5.1 加法器两个二进制数之间的算术运算无论是加、减、乘、除，目前在数字计算机中都是化成若干步加法运算进行。因此，加法器是构成算术运算器的基本单元。二进制加法器可以用门电路组成的组合逻辑电路来实现。第九十张，PPT共一百八十九页，创作于2022年6月（2-91）！注意：二进制的加法运算同逻辑加法运算的含义不同。前者是数的运算，而后者是逻辑运算。二进制加法：1+1=10逻辑加法：1+1=1第九十一张，PPT共一百八十九页，创作于2022年6月（2-92）二进制加法运算的基本规则：（1）逢二进一。（2）最低位是两个数最

45、低位的相加，不需考虑进位。（3）其余各位都是三个数相加，包括加数、被加数和低位送来的进位。（4）任何位相加都产生两个结果：本位和、向高位的进位。第九十二张，PPT共一百八十九页，创作于2022年6月（2-93）举例：A=1011, B=1001, 计算A+B1 0 1 11 0 0 1+010110011第九十三张，PPT共一百八十九页，创作于2022年6月（2-94）所谓“半加”，就是只求本位的和，暂不管低位送来的进位数。进位数(C)半加本位和数(S)A+B 半加和0+0=0 00+1=0 11+0=0 11+1=1 0一、1位加法器1、半加器第九十四张，PPT共一百八十九页，创作于2022

46、年6月（2-95）用组合逻辑电路实现“半加”ABCS00000101100111101、列出逻辑状态表2、由逻辑状态表写出逻辑表达式一、1位加法器1、半加器第九十五张，PPT共一百八十九页，创作于2022年6月（2-96）3、由逻辑表达式画出逻辑电路图（多用“与非”门实现）A 1&B 1&S& 1C第九十六张，PPT共一百八十九页，创作于2022年6月（2-97）A、B相同时为“1”， A、B不同时为0。 “异或”门3、由逻辑表达式画出逻辑电路图（多用“与非”门实现）第九十七张，PPT共一百八十九页，创作于2022年6月（2-98）ABS=1ABCOSC进位输出C&3、由逻辑表达式画出逻辑电路

47、图（多用“与非”门实现）第九十八张，PPT共一百八十九页，创作于2022年6月（2-99）当多位数相加时，半加器可用于最低位求和，并给出进位数。第二位以上的相加则会有两个待加数Ai和Bi，还有一个来自前面低位送来的进位数Ci-1。这三个数相加，得出本位和数（全加和数）Si和进位数Ci。这种相加就叫“全加”。2、 全加器1 0 1 11 0 0 1+010110011ABCS全加半加第九十九张，PPT共一百八十九页，创作于2022年6月（2-100）Ai：被加数；Bi：加数；Ci-1：低位的进位；Si：本位和；Ci：进位。2、 全加器第一百张，PPT共一百八十九页，创作于2022年6月（2-10

48、1）2、 全加器图形符号AiBi COSiCiCi-1CI第一百零一张，PPT共一百八十九页，创作于2022年6月（2-102） 也可以用两个半加器和一个或门实现。AnBnCn-1Sn00000001101110001111010010111011真值表Cn01111000Sn=AnBnCn-1+ AnBnCn-1+AnBnCn-1 +AnBnCn-1+(AnBn+AnBn)Cn-1=(AnBn +AnBn)Cn-1=SCn-1+S Cn-1=S + Cn-1S=An + Bn全加器Sn=An + Bn +Cn-1第一百零二张，PPT共一百八十九页，创作于2022年6月（2-103）AnBnC

49、n-1Sn00000001101110001111010010111011真值表Cn01111000Cn=AnBnCn-1+ AnBnCn-1+AnBnCn-1 +AnBnCn-1=(AnBn +AnBn)Cn-1= S Cn-1+An Bn Cn=S Cn-1+An Bn全加器Sn=An + Bn +Cn-1+AnBn （Cn-1 +Cn-1 ）第一百零三张，PPT共一百八十九页，创作于2022年6月（2-104）COCnAnBnCISnCn-1全加器逻辑符号由半加器及或门组成的全加器S=AB+AB=A+BC=AB半加器：Sn=An + Bn +Cn-1Cn=S Cn-1+An Bn全加器半

50、加器半加器AnBnCn-1CnSnSAnBnS Cn-11C第一百零四张，PPT共一百八十九页，创作于2022年6月（2-105）二、多位加法器两个多位数相加时，除最低位外，每一位都是带进位相加的，因而必须用全加器。只要依次将低位全加器的进位输出端CO接到高位全加器的进位输入端CI，就可以构成多位加法器了。第一百零五张，PPT共一百八十九页，创作于2022年6月（2-106）A0B0CIS0C0COA1B1CIS1C1COA2B2CIS2C2COA3B3CIS3C3CO例：用4个全加器组成一个逻辑电路来实现两个四位数的二进制的加法运算。(1101)2+(1011)211011011101010

51、11计算结果：1101+1011=11000二、多位加法器第一百零六张，PPT共一百八十九页，创作于2022年6月（2-107）说明：这种全加器的任意一位的加法运算，都必须等到低位加法完成送来进位时才能进行。这种进位方式称为串行进位，把这种结构的电路称为串行进位加法器。串行加法器的缺点是运算速度慢，但电路比较简单，因此在对运算速度要求不高的设备中仍比较多用。二、多位加法器第一百零七张，PPT共一百八十九页，创作于2022年6月（2-108）例：试用74LS183构成一个四位二进制数相加的电路S0S1S2C3A2 B2A1 B12Ci 2S 1Ci 1S2A 2B 2Ci-1 1A 1B 1Ci

52、 -174LS1832Ci 2S 1Ci 1S2A 2B 2Ci-1 1A 1B 1Ci -174LS183S3A0 B0A3 B374LS183是加法器集成电路组件，含有两个独立的全加器。第一百零八张，PPT共一百八十九页，创作于2022年6月（2-109） 全加器74LS283的管脚图74LS2831 2 3 4 5 6 7 816 15 14 13 12 11 10 9GNDVCCA3S1A0A1A2S3S0S2B0B2B1B3CICOA3A2A1A0B3B0B1B2CICOS3S2S1S074LS283图形符号第一百零九张，PPT共一百八十九页，创作于2022年6月（2-110）在数字

53、电路中，所谓编码，就是把若干个0和1按一定规律编排起来组成不同的代码（二进制数）来表示某一对象或信号的过程。一位二进制代码有0和1两种，可以表示两个信号；两位二进制代码有00、01、10和11四种，可以表示四种信号；以此类推， n位二进制代码就有2n个组合，可以表示2n个信号。5.5.2 编码器第一百一十张，PPT共一百八十九页，创作于2022年6月（2-111）目前经常使用的编码器有：普通编码器和优先编码器。普通编码器中，任何时刻只允许输入一个编码信号，否则输出将发生混乱。优先编码器中，允许同时输入两个以上的编码信息。一、普通编码器第一百一十一张，PPT共一百八十九页，创作于2022年6月（

54、2-112）二进制编码器是将某种信号的输入编成二进制代码输出的电路。二进制普通编码器第一百一十二张，PPT共一百八十九页，创作于2022年6月1132位二进制普通编码器：4个输入，2个输出可列出真值表：I0I1I2I3Y1Y010000100001000010000001101010110011110011010101111001101111011110 00 11 01 1 I0I1I2I3Y0Y1编码器第一百一十三张，PPT共一百八十九页，创作于2022年6月114 I2I3I0I100011110001101011 100 I2I3I0I100011110001001111 100Y1=

55、I2+I3Y0=I1+I3电路图：I0I1I2I3Y1Y010000100001000010 00 11 01 1I3I2I1Y0Y1I0第一百一十四张，PPT共一百八十九页，创作于2022年6月115任何时刻只允许输入一个信号：变量互相排斥的逻辑函数变量互相排斥的逻辑函数真值表可以简化。I0I1I2I3Y1Y01000000100010010100001110000.1111输入Y1Y0I000I101I210I311Y1=I2+I3Y1=I2+I3Y0=I1+I3Y0=I1+I3第一百一十五张，PPT共一百八十九页，创作于2022年6月（2-116）例：将I0、 I1、 I2、 I3、 I

56、4、 I5、 I6、 I7八个输入信号编成对应的二进制代码输出。1、确定二进制代码的位数因为输入有八种信号，所以用3位二进制代码输出（2n=8，n=3）。这种编码器通常称为8/3线编码器。3位二进制普通编码器8线-3线编码器框图第一百一十六张，PPT共一百八十九页，创作于2022年6月（2-117）2、列编码表编码表是把待编码的八个信号与对应的二进制代码列成表格。这种对应关系是人为设定的。不唯一。因为普通编码要求每次只能输入一个编码信号，故状态表中只能出现这些输入变量的取值组合，其他的取值组合是不可能出现的，即它们对应的最小项为无关项。这组输入变量为约束变量。第一百一十七张，PPT共一百八十九

57、页，创作于2022年6月（2-118）3、由编码表写出逻辑表达式利用无关项化简第一百一十八张，PPT共一百八十九页，创作于2022年6月（2-119）4、由逻辑式画出逻辑图Y21Y111Y0I7I6I5I3I4I2I1用与或门实现第一百一十九张，PPT共一百八十九页，创作于2022年6月（2-120）4、由逻辑式画出逻辑图Y2Y1Y0用与非门实现1I11I21I31I41I51I61I7第一百二十张，PPT共一百八十九页，创作于2022年6月（2-121）优先编码器中，允许同时输入两个以上的编码信息。不过在设计优先编码器时已经将所有的输入信号按优先顺序排了队，当几个输入信号同时出现时，只对其中

58、优先权最高的一个进行编码。下面对74LS148系列集成优先二进制编码器的工作原理进行介绍。二、优先编码器第一百二十一张，PPT共一百八十九页，创作于2022年6月（2-122）74LS148优先编码器有9个输入和5个输出，且均以低电平作为有效信号。8线-3线74LS148优先编码器框图8线-3线74LS148优先编码器第一百二十二张，PPT共一百八十九页，创作于2022年6月（2-123）74LS148优先编码器8线-3线74LS148优先编码器逻辑图111111111111111基本电路第一百二十三张，PPT共一百八十九页，创作于2022年6月（2-124）8线-3线74LS148优先编码器

59、逻辑图74LS148优先编码器111111111111111控制电路：控制编码器的工作状态扩展编码功能第一百二十四张，PPT共一百八十九页，创作于2022年6月（2-125）74LS148功能表1、在EI=0时，编码器工作，并允许同时有多个输入端为低电平，即有输入信号。 EI=0时，编码器不工作。第一百二十五张，PPT共一百八十九页，创作于2022年6月（2-126）2、I7 的优先权最高，I0的优先权最低。即当I7=0时，无论其它输入端有无输入信号（表中以表示），输出端只给出I7的编码，以此类推。74LS148功能表第一百二十六张，PPT共一百八十九页，创作于2022年6月（2-127）3、

60、表中的3种输出组合“111”，可以由EO、GS的状态加以区别。74LS148功能表第一百二十七张，PPT共一百八十九页，创作于2022年6月（2-128）例：用两片74LS148接成16线-4线优先编码器。将A0A1516个低电平输入信号编为4位二进制代码。其中A15的优先权最高，A0的优先权最低。第一百二十八张，PPT共一百八十九页，创作于2022年6月（2-129）74LS148(1)74LS148(2)74LS148(2)的输出74LS148(1)的输出第一百二十九张，PPT共一百八十九页，创作于2022年6月（2-130）用两片74LS148接成的16线-4线二进制优先编码器逻辑图第一