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文档简介

1、-if_elsecase 之VerilogHDLif-elsecaseif-else if-else-if_elsecase 之VerilogHDLif-elsecaseif-else if-else(1)if(if-elseelse(“0”“x”“z”,这段程序在运行时,就会根据条件表达式“sel=1”out这段程序在运行时,就会根据条件表达式“sel=1”outsel=0,out1(2)if(1执行条件分支语句第一行所指定的语句或语句块 1,else2,sel=1,ifout=a,得到a。sel!=1,out=b,out到bsel=1,ifout=a,得到a。sel!=1,out=b,ou

2、t到b(3)if(else if(if-elseelseif-else支out=asel21,sel11,out=b支out=asel21,sel11,out=bsle1sel21,else(4)Verilog HDLif-elseIf()/ifIf()/ifelseelseIf()/ifelse2. casecase 分支语句是另一种用来实现多路分支控制的分支语句。与使用if-elsecaseCase “case“casez(1) casecase(:语句块else2. casecase 分支语句是另一种用来实现多路分支控制的分支语句。与使用if-elsecaseCase “case“casez(1) casecase(:语句块default“default”Case(n)当“控制表达式”的取值等于“分支项表达式 n支(4)casecaseCaseCa

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