基于USB的数字广播电视信号数据采集系统的设计与实现

1、分类号：单位代码：密级：学号：硕士学位论文中文论文题目：基于USB的数字广播电视信号数据采集系统的设计与实现英文论文题目：The Design and Realization of Data Acquisition of Digital Broadcasting Television Signal Based on USB申请人姓名：指导教师：专业名称：研究方向：所在学院：论文提交日期中国传媒大学研究生学位论文独创性声明本人声明所呈交的学位论文是本人在导师指导下进行的研究工作及取得的研究成果。除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含为获得中国传

2、媒大学或其他教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示谢意。学位论文作者签名：签字日期：年月日学位论文版权使用授权书本学位论文作者完全了解中国传媒大学有权保留并向国家有关部门或机构送交本论文的复印件和磁盘，允许论文被查阅和借阅。本人授权中国传媒大学可以将学位论文的全部或部分内容编入有关数据库进行检索和传播，可以采用影印、缩印或扫描等复制手段保存、汇编学位论文。（保密的学位论文在解密后适用本授权书）学位论文作者签名：导师签名：签字日期：年月日签字日期：年月日致 谢摘 要目前在我国存在多种数字电视广播标准，如数字地面电视（Digit

3、al Terrestrial Multimedia Broadcasting，DTMB或DMB-T/H）、中国移动多媒体广播（China mobile multimedia broadcasting，CMMB）、从欧洲引进的数字音频广播（Digital Audio Broadcasting，DAB）等标准。这些标准在中国市场的推广与应用过程中，很多场合需要对所发射数字信号进行采集分析，以衡量数字信号发射质量。传统的数据采集系统接口一般采用并行接口、ISA接口、PCI接口、PS/2接口、RS-232和RS-485串行总线等方式，这些方式存在扩展性差、不支持热插拔，内置式接口易受高频信号干扰等诸多

4、缺陷。而采用USB接口的数据采集系统则能很好的解决上述问题。本课题旨在提出一种基于USB2.0和DDR SDRAM的海量数据采集系统的FPGA解决方案，并详细阐述了系统方案设计思路及应用实施方法。该方案根据实际需求，可应用于多种标准下的广播电视信号接收前端，携带方便，功耗低，适用于信号数据的现场采集和存储。【关键字】数据采集，USB， FPGA， DDR SDRAMABSTRACTThese days multiple standards of digital television and broadcasting are employed widely in China, such as D

5、TMB(Digital Terrestrial Multimedia Broadcasting), CMMB(China Mobile Multimedia Broadcasting) and DAB(Digital Audio Broadcasting) brought from Europe.During pushing the applications of these standards forward in China market, it is necessary to measure the quality of transmitted digital signals by ma

6、king the analysis of them. Traditional interface of Data acquisition system employs parallel interface, ISA interface, PCI interface, PS/2 interface, RS-232 and RS-485 serial bus commonly.Traditional interfaces have lots of disadvantage. For instance, they are mostly dedicated, dont support hot plug

7、 and easy to be disturbed by the high-freqency signal from the chassis.All above issues can be resolved by employing the data acquisition system with USB interface.This subject intends to introduce a solution of mass data acquisition system. It is realized on a FPGA platform by using USB2.0 and DDR

8、SDRAM technology. According to actual demands, this data acquisition system can be applied to the front-end receiver based on multiple standards of digital television and broadcasting. It has lots of advantages such as easy to carry, low consumption. In summary, it is adequate for memorizing signal

9、in the field.【Key words】 Data Acquisition, FPGA, USB2.0, DDR SDRAM目 录TOC o 1-3 h z u HYPERLINK l _Toc326257903 致谢 PAGEREF _Toc326257903 h I HYPERLINK l _Toc326257904 摘要 PAGEREF _Toc326257904 h II HYPERLINK l _Toc326257905 ABSTRACT PAGEREF _Toc326257905 h III HYPERLINK l _Toc326257907 1.绪论 PAGEREF _T

10、oc326257907 h 1 HYPERLINK l _Toc326257908 1.1选题背景 PAGEREF _Toc326257908 h 1 HYPERLINK l _Toc326257909 1.2选题依据 PAGEREF _Toc326257909 h 2 HYPERLINK l _Toc326257910 1.3论文内容及结构 PAGEREF _Toc326257910 h 3 HYPERLINK l _Toc326257911 1.4本章小结 PAGEREF _Toc326257911 h 3 HYPERLINK l _Toc326257912 2.数据采集系统的总体设计方案

11、 PAGEREF _Toc326257912 h 4 HYPERLINK l _Toc326257913 2.1射频前端技术概述 PAGEREF _Toc326257913 h 4 HYPERLINK l _Toc326257914 2.1.1MTV818芯片 PAGEREF _Toc326257914 h 5 HYPERLINK l _Toc326257915 2.1.2自动增益控制 PAGEREF _Toc326257915 h 6 HYPERLINK l _Toc326257916 2.2FPGA技术概述 PAGEREF _Toc326257916 h 8 HYPERLINK l _To

12、c326257917 2.2.1FPGA简介 PAGEREF _Toc326257917 h 8 HYPERLINK l _Toc326257918 2.2.2Cyclone简介 PAGEREF _Toc326257918 h 9 HYPERLINK l _Toc326257919 2.2.3FPGA芯片选型 PAGEREF _Toc326257919 h 12 HYPERLINK l _Toc326257920 2.3USB技术概述 PAGEREF _Toc326257920 h 12 HYPERLINK l _Toc326257921 2.3.1USB总线结构 PAGEREF _Toc32

13、6257921 h 12 HYPERLINK l _Toc326257922 2.3.2USB数据传输类型 PAGEREF _Toc326257922 h 13 HYPERLINK l _Toc326257923 2.3.3EZ-USB FX2LP简介 PAGEREF _Toc326257923 h 14 HYPERLINK l _Toc326257924 2.3.4Slave FIFO模式的硬件结构 PAGEREF _Toc326257924 h 16 HYPERLINK l _Toc326257925 2.3.5片内I2C总线控制器特性 PAGEREF _Toc326257925 h 17

14、 HYPERLINK l _Toc326257926 2.4DDR SDRAM技术概述 PAGEREF _Toc326257926 h 17 HYPERLINK l _Toc326257927 2.4.1DDR SDRAM时序介绍 PAGEREF _Toc326257927 h 19 HYPERLINK l _Toc326257928 2.4.2DDR SDRAM芯片选型 PAGEREF _Toc326257928 h 21 HYPERLINK l _Toc326257929 2.5本章小结 PAGEREF _Toc326257929 h 21 HYPERLINK l _Toc32625793

15、0 3.硬件接口设计 PAGEREF _Toc326257930 h 23 HYPERLINK l _Toc326257931 3.1Tuner芯片外围电路 PAGEREF _Toc326257931 h 24 HYPERLINK l _Toc326257932 3.2FPGA资源分配及配置电路 PAGEREF _Toc326257932 h 25 HYPERLINK l _Toc326257933 3.2.1I/O管脚分配 PAGEREF _Toc326257933 h 25 HYPERLINK l _Toc326257934 3.2.2电源管理 PAGEREF _Toc326257934

16、h 25 HYPERLINK l _Toc326257935 3.2.3配置模式 PAGEREF _Toc326257935 h 26 HYPERLINK l _Toc326257936 3.2.4时钟分配 PAGEREF _Toc326257936 h 29 HYPERLINK l _Toc326257937 3.3USB2.0芯片外围电路 PAGEREF _Toc326257937 h 30 HYPERLINK l _Toc326257938 3.4DDR SDRAM芯片外围电路 PAGEREF _Toc326257938 h 31 HYPERLINK l _Toc326257939 3.

17、5电源电路 PAGEREF _Toc326257939 h 33 HYPERLINK l _Toc326257940 3.6本章小结 PAGEREF _Toc326257940 h 34 HYPERLINK l _Toc326257941 4.PCB Layout设计 PAGEREF _Toc326257941 h 36 HYPERLINK l _Toc326257942 4.1层数的选择和叠加原理 PAGEREF _Toc326257942 h 36 HYPERLINK l _Toc326257943 4.2阻抗匹配原理 PAGEREF _Toc326257943 h 36 HYPERLIN

18、K l _Toc326257944 4.3Layout设计 PAGEREF _Toc326257944 h 37 HYPERLINK l _Toc326257945 4.3.1射频前端 PAGEREF _Toc326257945 h 37 HYPERLINK l _Toc326257946 4.3.2USB高速接口 PAGEREF _Toc326257946 h 37 HYPERLINK l _Toc326257947 4.3.3DDR SDRAM PAGEREF _Toc326257947 h 38 HYPERLINK l _Toc326257948 4.4本章小结 PAGEREF _Toc

19、326257948 h 39 HYPERLINK l _Toc326257949 5.FPGA控制器软件设计 PAGEREF _Toc326257949 h 40 HYPERLINK l _Toc326257950 5.1FPGA设计流程介绍 PAGEREF _Toc326257950 h 40 HYPERLINK l _Toc326257951 5.2Quartus简介 PAGEREF _Toc326257951 h 40 HYPERLINK l _Toc326257952 5.3Verilog硬件描述语言 PAGEREF _Toc326257952 h 41 HYPERLINK l _To

20、c326257953 5.4FPGA系统模块设计方案 PAGEREF _Toc326257953 h 42 HYPERLINK l _Toc326257954 5.4.1时序分析 PAGEREF _Toc326257954 h 42 HYPERLINK l _Toc326257955 5.4.2FPGA系统设计方案 PAGEREF _Toc326257955 h 43 HYPERLINK l _Toc326257956 5.4.3预处理模块 PAGEREF _Toc326257956 h 43 HYPERLINK l _Toc326257957 5.4.4USB接口模块 PAGEREF _To

21、c326257957 h 47 HYPERLINK l _Toc326257958 5.5本章小结 PAGEREF _Toc326257958 h 50 HYPERLINK l _Toc326257959 6.Slave FIFO的固件设计 PAGEREF _Toc326257959 h 51 HYPERLINK l _Toc326257960 6.1Slave FIFO固件基础 PAGEREF _Toc326257960 h 51 HYPERLINK l _Toc326257961 6.1.1固件FIFO管道 PAGEREF _Toc326257961 h 51 HYPERLINK l _T

22、oc326257962 6.1.2端点FIFO PAGEREF _Toc326257962 h 51 HYPERLINK l _Toc326257963 6.2Auto In模式 PAGEREF _Toc326257963 h 52 HYPERLINK l _Toc326257964 6.3Cypress开发工具 PAGEREF _Toc326257964 h 52 HYPERLINK l _Toc326257965 6.4本章小结 PAGEREF _Toc326257965 h 53 HYPERLINK l _Toc326257966 7.总结与展望 PAGEREF _Toc32625796

23、6 h 54 HYPERLINK l _Toc326257967 参考文献 PAGEREF _Toc326257967 h 55 HYPERLINK l _Toc326257968 附录1 USB数据采集卡PCB板图 PAGEREF _Toc326257968 h 57 HYPERLINK l _Toc326257969 附录2 USB数据采集卡实物图 PAGEREF _Toc326257969 h 58绪论选题背景随着数字电视技术的发展，数据采集系统（Data Acquisition System，DAS）作为在国内外得到了广泛的应用，人们对数据采集系统的要求也在日益提高。数据采集，是指从传

24、感器和其它待测设备等模拟和数字被测单元中自动采集信息的过程。数据采集系统是结合基于计算机的测量软硬件产品来实现灵活的、用户自定义的测量系统。数据采集系统主要是通过一定的硬件接口完成数据采集，然后通过计算机的外围接口将采集的数据送入计算机或则其他处理器进行下一步的处理。在一个系统或产品进行现场测试的过程中会有大量的实时数据需要采集与存储，然后要对采集的数据读取到计算机或其他设备上进行数据分析。正是基于这样的需求，数据采集系统主要在两个方面提出要求：一是与计算机之间简单灵活且传输速率高的接口；二是数据采集系统能够实现实时、高速、海量的数据采集。数据采集的传统接口一般采用并行接口、ISA接口、PCI

25、接口、PS/2接口、RS-232和RS-485串行总线。这些接口被广泛应用到计算机上的同时，也存在很多缺陷。比如，这些接口大部分都是专用的，各自有各自的接口协议和连接器，给用户带来了极大的不便；扩展性差、不支持热插拔；内置式接口容易使数据受到PC机箱内高频信号的干扰影响，从而降低系统的采样精度和稳定性；占据了机箱和主板的很大面积，不利于计算机的小型化。在传输速率方面，PCI总线有较高的传输速率，可达2112Mbps，也可以“即插即用”，但是它们的扩充槽有限且插拔不方便；RS-232串行总线连接比较方便，但是传输速率太慢了，不易于高速传送数据。因此需要一个新型的计算机接口来解决这些问题。对于广电

26、行业来说，很多场合都需要用到数据采集系统，比如回放数字广播电视节目，衡量发射的信号质量等。目前国内较为普及的广播电视信号标准有很多，比如有DTMB、DAB与CMMB等。由于各个标准在发射频率和占用带宽等指标上不尽相同，如表1-1所示，因此研究如何高效实时的接收各种标准下的广播电视信号具有重要的实际应用价值。表1 SEQ 表 * ARABIC s 1 1数字广播电视标准部分参数比较12参数标准CMMBDTMBDAB发射频率/MHzS波段（2.633-2.660GHz）和UHF（470-798MHZ）UHF波段（470 MHz -806 MHz）VHF3（174230MHz）及L-band（145

27、21477MHz）北京现在使用的是208.720-213.856MHz占用带宽/MHz8MHz（标清），2MHz（QVGA）8MHz（标清、高清）2MHz有效带宽/MHz7.512MHz，1.536MHz7.56MHz1.536MHz最大净荷量/Mbps2.046-16.243Mbps4.81332.486Mbps2.432Mbps其他手机、PDA、MP3、MP4、数码相机、笔记本电脑多种移动终端均可接收固定电视和支手持等便携式移动终端设备均可接收面向便携固定移动接收选题依据本课题旨在提出一种在FPGA平台上实现并且基于USB2.0和DDR SDRAM的海量数据采集系统的解决方案。该方案根据实

28、际需求，可应用于多种标准下的广播电视信号接收前端，且携带方便，功耗低，非常适用于现场采集和存储信号数据。1994年11月，USB（Universal Serial Bus）规范由Compaq、Digital Equipment、IBM、Intel、Microsoft、NEC和Northern Telecom等7家公司共同提出。USB接口技术的出现完美地解决了传统接口存在的问题。目前，USB以接口体积小巧、支持热插拔、即插即用、兼容性好、节省系统资源和成本低等优点迅速普及开来。USB接口技术支持三种数据传输速率操作，包括低速1.5Mbit/s、全速12Mbit/s和高速480Mbit/s。这样便

29、于不同的外部设备选择合适的数据传输速率来实现。传统的SDRAM采用一种单倍数据速率（Single Data Rate，SDR）的结构执行访问操作。它在每个系统时钟周期的上升沿传输数据，因此SDR SDRAM的带宽等于其时钟频率乘以其数据总线宽度。为了增加总线带宽，如果使用传统的方法，要么增加数据总线宽度，要么提高其操作频率。DDR SDRAM（Double Data Rate SDRAM，DDR SDRAM）的出现使在既不增加数据总线宽度也不提高工作频率的条件下，增加了总线带宽。根据JEDEC制定的标准，DDR SDRAM最高时钟频率可以达到200MHz，其极限传输率为3.2Gbps3。随着微

30、电子设计技术与工艺的发展，数字集成电路从电子管、晶体管、中小规模集成电路、超大规模集成电路逐步发展到今天的专用集成电路。ASIC的出现降低了产品的生产成本，提高了系统的可靠性，缩小了设计的物理尺寸，推动了社会的数字化进程。但是ASIC因其设计周期长，改版投资大，灵活性差等缺陷制约着它的应用范围。可编程逻辑器件随着微电子制造工艺的发展取得了长足的进步。随着工艺技术的发展与市场需求，超大规模、高速、低功耗的新型FPGA/CPLD不断推陈出新。新一代的FPGA甚至集成了中央处理器（Central Processing Unit，CPU）或数字处理器（Digital Signal Process，DS

31、P）内核，在一片FPGA上进行软硬件协同设计，为实现片上可编程系统（System-on-a-Programmable-Chip，SOPC）提供了强大的硬件支持。目前，国内外企业已经推出了很多能适应不同条件，不同精度要求的 USB 数据采集系列产品。其中比较典型的是美国国家仪器有限公司（National Instruments，NI）研制的一系列 USB数据采集卡，如 NI 推出的USB-6008低价位多功能数据采集卡，它是一款USB总线供电多功能 DAQ（Data Acquisition，DAQ）模块，该模块提供 12 路模拟输入，采样精度 12位，单通道采样率为 10KBps。国内深圳的华强

32、电子研发的USB数字电视接收机，该产品支持USB1.1/2.0数据传输接口，支持数字电视视频广播及 IP 数据接收。适用于学校、医院、机关、电影院、等公共场所接收无线教育和无线传输的加密数字电视广播节目和数据。论文内容及结构（1）重点介绍本数据采集系统的芯片选型和硬件设计方案，根据设计方案，绘制电路原理图和PCB文件，并最终焊接调试系统的硬件平台；（2）Tuner部分的驱动控制；（3）FPGA部分的Verilog HDL代码设计；（4）USB2.0部分的固件程序和驱动程序设计基础介绍；（5）在硬件和软件平台均搭建好的情况下，进行软硬件系统联合调试，并且实际测试系统的工作情况。本章小结本章主要介

33、绍了不同接口的数据采集技术所面临的问题，叙述了几种数字广播电视信号的基本参数，进而谈到本课题的研究意义，最后确定了课题的研究步骤及论文的内容安排。数据采集系统的总体设计方案本课题基于USB总线接口，集接收、下变频、数据采集、海量存储于一体，专门研究应用于DMB-TH、CMMB、DAB标准下的数字电视广播信号的数据采集系统。可接收的信号频段有UHF、VHF3和L波段。另外，本课题还将对接收信号强度指示的实时监控和调谐芯片内部寄存器的在线配置进行研究，帮助用户轻松方便的对不同频道上的数字电视广播信号进行数据采集，同时还可以实时获取当下频道的信号强度指示。本数据采集电路主要分为下变频、FPGA数据预

34、处理、DDR SDRAM接口、USB2.0接口四部分。该系统工作流程如下：利用天线接收空中的数字电视广播信号，信号经过调谐芯片直接下变换为零中频信号，输出10bit的I/Q数字基带信号。FPGA对基带信号做预处理之后，将信号送入异步FIFO模块，由FIFO汇集批量的数据送至外挂DDR SDRAM芯片内。然后再由FPGA控制DDR SDRAM将采集数据读出，通过USB2.0控制芯片将数据送至计算机，让计算机上的应用程序对信号数据进行保存和处理。其中，用户通过应用程序配置相应的参数，PC机通过USB接口将控制信号传给USB控制芯片，USB控制芯片利用I2C总线对调谐芯片内部寄存器执行写操作，从而实

35、现软件对硬件电路的配置功能。此外，USB控制芯片利用I2C总线，还可以在线读取调谐芯片内部寄存器数值，然后数据经过USB总线传输到PC，PC可以通过应用程序实时计算出RSSI显示给用户。图2.1为本次设计系统框图：图 STYLEREF 1 s 2.SEQ 图 * ARABIC s 11系统方案框图射频前端技术概述射频（Radio Frequency，RF）前端的主要功能是接收小功率的RF信号，然后将其下变频为一个复基带信号（包括同相和正交分量，I/Q）4。在这个过程中，要尽可能多地滤除不需要的信号；对RF信号进行变换，使频率、电平与模数转换器（AnalogtoDigital Converter

36、，ADC）相匹配。对射频前端的基本要求是：首先，引入的噪声要尽可能地小（噪声系数小）；其次，信号的适应能力要尽可能的强（工作频段宽、动态范围大）5。MTV818芯片RAONTECH是一家专为移动电视提供射频调谐器解决方案的公司。由于采用了CMOS技术，其RFIC/SOC性能得到了进一步提升，尤其是在低功耗方面更是有不俗表现。该公司的解决方案被完美的应用在移动便携式产品中，如手机，笔记本和车载等。MTV818芯片是RAONTECH的一款高集成度的SOC（System-On-Chip）射频接收机。这款芯片虽然体积小巧5*5mm，QFN封装，但是其内部却是由射频前端和解调器两部分组成。同时这款芯片也

37、支持多种接口，如I2C，TSIF，SPI，HPI和EBI2，使其在与外部设备通信时更加灵活。另外，MTV818内部还集成了DCDC转换器和LDO，使用户在供电模式上有多种选择，同时这也节省了芯片的外围器件。MTV818芯片灵敏度好，动态范围广，线性度高，功率消耗低，最重要的一点，其支持多标准接收，接收信号的频段包括FM、BAND-3、UHF、L-BAND，可谓是集成度非常高的一款芯片，有利的节约了电路板的面积。图2.2为MTV818内部的功能框图6：图 STYLEREF 1 s 2.SEQ 图 * ARABIC s 12 MTV818内部结构框图MTV818共有4个输入通道，这四个输入通道共用

38、一个功能模块。RF信号首先经过一个低噪声放大器（Low Noise Amplifier，LNA），用于对小信号的放大，然后再经过一级RF 自动增益控制器（Automatic Amplifier Controller，AGC）进一步放大信号到一个合适的电平值上。此时芯片内部的PLL将外部晶体送入的时钟倍频产生一个本振（Local oscillator，LO）。混频器将RF与LO进行混频，然后产生I/Q两路零中频信号。此时因为会产生谐波，因此需要再通过一级低通滤波器（Low Pass Filter，LPF），然后信号被送入到内置的ADC中，输出两组10bit采样率为20MHz的数字信号。后面的解调

39、部分是该芯片针对其他数字电视广播标准制定的，在这里使用不到，故不作详细介绍。我们必须得用一种总线对Tuner内部寄存器进行初始化和配置，其配置流程如图2.3所示：图 STYLEREF 1 s 2.SEQ 图 * ARABIC s 13 MTV818初始化流程自动增益控制对于那些输入信号在一个很宽的动态范围内变化的系统来说，AGC能够使输出信号保持在一个相对恒定的电平上，这样一来，AGC后续的电路的动态范围就不需要很宽了。增益控制通常分布在好几级上，后级的放大器（如中频放大器）首先减小放大倍数，如果减小的不够，前级的放大器（如低噪声放大器，射频放大器）再继续减小放大倍数。这样做的目的是为了确保有

40、用信号的电平足够高从而获得较高的S/N。如图2.4所示，当接收机的输入信号的强度在范围内（Vi1Vi2）变化的时候，一个AGC电路可以为解调器产生大体上保持恒定电平的输出信号。当输入信号很微弱的时候，AGC是无效的，输出信号和输入信号呈线性关系。当输出信号电压到达一个阀值（Vo1）时，AGC开始工作，使输出保持一个恒定的输入直到到达另一个阀值（Vo2）。在这个阀值上，AGC再次不工作。这种普适的做法可以用来保证在高增益的时候信号的稳定性问题7。图 STYLEREF 1 s 2.SEQ 图 * ARABIC s 14 AGC折线图MTV818内部一共有3类AGC，分别是LAN AGC， RF A

41、GC和BB AGC。其中BB AGC又分为Digital BB AGC和Analog BB AGC。这些AGC在芯片内部的逻辑顺序如图2.5所示。图 STYLEREF 1 s 2.SEQ 图 * ARABIC s 15 AGC逻辑顺序框图RF AGC 和LNA AGC工作在自动模式下BB AGC工作在手动模式下，图2.6描述了BB AGC的控制流程：图 STYLEREF 1 s 2.SEQ 图 * ARABIC s 16AGC控制流程图当Tuner向解调器传送数字I/Q信号用来进行下一步处理的时候，解调器内的检测器会检测到当前I/Q信号的强度，然后将检测到的结果告诉比较器。比较器比较当前信号强

42、度与参考信号强度的大小，然后把它们的差值传送给I2C控制器，由I2C控制器决定是增加还是减小BB AGC的放大倍数，最后控制器将数值通过I2C总线写入到Tuner内部管理BB AGC的相应的寄存器中8。这些AGC之间的调节关系如图2.7所示。图 STYLEREF 1 s 2.SEQ 图 * ARABIC s 17 AGC控制逻辑其中IQ_H、IQ_L为当前输入信号的最大电平值和最小电平值，Ref_L和Ref_H组成了后端解调器的可接收信号的动态范围，BB_RefL和BBRef_H组成了BB AGC的参考调节范围（只有当RF AGC和LNA AGC均达到最大值或者最小值时，BB AGC才会被调节

43、到极值，否则它都是在BB_RefLBBRef_H的范围内工作的）。FPGA技术概述FPGA简介FPGA（Field Programmable Gate Array，FPGA）即现场可编程逻辑阵列。FPGA是在CPLD的基础上发展起来的新型高性能可编程逻辑器件，它一般采用SRAM工艺，也有一些专用器件采用FLASH工艺或反熔丝（Anti-Fuse）工艺等。FPGA的集成度高，其器件密度从数万系统门道数千万系统门不等，可以完成及其复杂的时序与组合逻辑电路功能，适用于高速、高密度的高端数字逻辑电路设计领域。FPGA的基本组成部分有可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资

44、源、底层嵌入功能单元、内嵌专用硬核等。FPGA的主要器件供应商有Xilinx、Altera、Lattice、Actel和Atmel等9。其主要特点是完全由用户通过软件进行配置和编程，从而完成某种特定的功能，且可以反复擦写，修改和升级FPGA不需要额外改变PCB电路板，只是在计算机上修改和更新程序，使硬件设计工作转化为软件开发工作，缩短了系统的设计周期，提高了实现的灵活性并降低了成本，因此获得广大硬件工程师的青睐10。简化的FPGA基本由6部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等9。Cyclone简介低成本Cycl

45、one FPGA是AlteraCyclone系列的第三代产品。CycloneFPGA系列能够较好地实现低功耗、低成本和高性能。Cyclone系列包括8个型号，容量在5K至120K逻辑单元（LE）之间，最多534个用户I/O引脚。如图2.8所示，Cyclone器件具有4-Mbit嵌入式存储器、288个嵌入式18x18乘法器、专用外部存储器接口电路、PLL以及高速差分I/O等，图2.9给出了CycloneFPGA的体系结构图：图 STYLEREF 1 s 2.SEQ 图 * ARABIC s 18 Cyclone FPGA简介图 STYLEREF 1 s 2.SEQ 图 * ARABIC s 19

46、Cyclone的体系结构图除此之外，它还具有以下特点11：采用低功耗65nm工艺技术生产；25摄氏度结温时，内核静态功耗低至35mW；支持热插拔工作，未使用的I/O块在没有电流时将被关断；低功耗的优点包括系统散热管理，消除或者降低了制冷系统的成本，延长了便携式应用中电池的使用寿命；交错I/O环减小了管芯尺寸和电路板面积；低成本封装选择；支持低成本串行闪存以及并行闪存配置器件；Cyclone系列FPGA从根本上针对低成本进行开发；和Cyclone FPGA相比，密度提高1.7倍，达到120，00逻辑单元（LE），嵌入式存储器容量提高3.5倍，达到4Mbits；强大的时钟管理和综合技术，具有灵活的

47、动态可配置PLL；可调整I/O摆率，提高了信号完整性；支持高速外部存储器接口，包括DDR、DDR2、SDR SDRAM和QDR SRAM，其自校准PHY可快速实现时序逼真；支持I/O标准包括LVTTL、LVCOMS、SSTL、高速收发器逻辑（HSTL）、PCI Express、LVPECL、LVDS、mini-LVDS、低摆幅差分信号（Reduced Swing Differential Signal，RSDS），以及点对点差分信号等。详细的I/O接口速度参考图2.10：图 STYLEREF 1 s 2. SEQ 图 * ARABIC s 1 10Cyclone接口标准图2.11介绍了Cycl

48、oneFPGA的PLL和时钟网络12：图 STYLEREF 1 s 2. SEQ 图 * ARABIC s 1 11Cyclone时钟网络CycloneFPGA内部有20个内部全局时钟网络，可以由全局始终管脚clk0clk20、复用的时钟管脚DPCLK0DPCLK11、PLL或者是内部逻辑来驱动。Cyclone FPGA中的PLL只能由全局时钟网络管脚clk0clk15来驱动。一般情况下，一个PLL的输出可以驱动5个内部全局时钟网络和一个I/O管脚。当两个PLL级联的时候，一个时钟源最多可以驱动10个全局时钟网络和两个I/O管脚，如图2.12所示。图 STYLEREF 1 s 2. SEQ 图

49、 * ARABIC s 1 12PLL级联示意图Cyclone的PLL支持3种反馈模式：正常反馈模式、0延时驱动器反馈模式和无补偿模式9。正反馈模式：在该模式下，内部被补偿的时钟网络的末端相位与时钟输入管脚同相位。0延时驱动器反馈模式：在这种模式下，PLL外部的被补偿的时钟专用输出管脚的相位与时钟输入管脚同相位。这时的FPGA内部的PLL就好像是一个0延时的PLL电路。无补偿模式：这种模式下，反馈回路中没有任何补偿延时电路，内部时钟和输入时钟的相位关系就是由EPLL的基本特性决定的。Cyclone系列充分展示了Altera在低功耗 FPGA 上的领先优势。结合最全面的体系结构和芯片增强技术，以

50、及最新的半导体工艺技术和为客户提供的完整的功耗管理工具，与 90nm Cyclone FPGA 相比，功耗降低了 50 。对于类似本次设计的便携式的设备来说，降低可编程逻辑器件的功耗对应用有着明显的好处， HYPERLINK /SEARCH/ART/Cyclone+III.HTM Cyclone FPGA为高性价比嵌入式处理解决方案，提供多种密度、 HYPERLINK /ART_8800429422_626963_NT_7840e315.HTM o BFO材料带来存储容量升级，移动电子产品将实现更高性能 存储器、嵌入式乘法器和封装选择。在广播市场上，Cyclone器件也同样实现了设计集成，提高

51、性能，降低功耗，缩短了产品面市时间，同时满足低成本需求。FPGA芯片选型根据实际情况我们选用Altera公司生产的Cyclone系列的EP3C25Q240C8器件。它分为8个Bank，215个用户可配置I/O引脚、20个内部全局时钟网络、66个乘法器、66个M9K嵌入式存储器、24，642个LE、4个PLL，总的RAM容量为608，256 bits，每个PLL有5个输出。USB技术概述USB总线结构在USB连接系统中，外部设备称为USB设备，USB设备所连接的计算机称为USB主机。在USB数据传过程中，指向USB主机的数据传输称为上行通信，指向USB设备的数据传输称为下行通信。下面详细介绍US

52、B系统的各个组成部分。USB主机指的是包含USB主控制器，并且能够控制完成主机和USB设备之间数据传输的设备。广义上来说，USB主机包括计算机和具有USB主控芯片的设备。USB系统的数据和命令的传输都是由USB主机来启动的，所以USB主机在整个数据传输过程中占据着主导地位。USB协议规定，在同一时刻USB系统中只允许存在一个USB主机，否则会引起可控制和数据传输的混乱。USB设备按照功能可分为两类：USB集线器和USB功能设备。其中USB集线器主要用于对USB系统提供额外的连接点，它使得一个USB端口可以扩展连接多个设备；USB功能设备用于一些用户特定功能的设备，比如本次设计的数据采集卡。US

53、B数据传输类型USB功能设备和USB主机软件之间的通信需要以下4个部分：主机软件；USB总线驱动程序；USB主控制器驱动程序；USB功能设备。如图2.13所示。这里以主机软件从外部USB设备接收数据为例介绍整个数据传输流程：图 STYLEREF 1 s 2.SEQ 图 * ARABIC s 113 USB数据传输流程外部逻辑向USB的指定端点缓冲区写数，USB的SIE引擎自动编码打包信息。USB主控制器读取总线上的信息包，并把信息包转化为事务处理。可以使用块传输、中断传输、同步传输和控制传输4种传输方式，同时，也可以选择低速、全速、高速3种传输速率进行传输。USB的主控制器驱动程序将一系列帧/

54、小帧为单位的事务处理队列转化为事务处理。这样处理是为了满足USB传输协议的要求，并保证传输不超出USB的带宽。USB总线驱动程序向主机软件发I/O请求包。主机软件对USB驱动程序发送的I/O请求包进行相应，同时将数据保存在接收数据缓冲区中。USB协议对USB的数据传输类型进行了详细的分类，按照传输数据量的大小、传输速率的高低以及对时间的要求，可以分为4种传输类型：块传输、中断传输、同步传输和控制传输。这4种数据传输类型在传输数据量的大小、传输速率的高低以及同步要求方面有各自的特点，如表2-1所示：表 STYLEREF 1 s 2SEQ 表 * ARABIC s 11 USB数据传输类型传输类型

55、端点类型输出方向所传输数据的特点控制传输控制端点IN和OUT少数数据、无传输时间要求、传输有严格保证块传输块端点IN或者OUT大量数据、无传输时间和传输速率要求中断传输中断端点IN或者OUT少量或者中量数据、有周期要求同步传输同步端点IN或者OUT大量数据、速率恒定、有周期性EZ-USB FX2LP简介目前市场上有很多种USB接口芯片，Cypress公司的EZ-USB FX2系列芯片是世界上第一款集成了USB2.0协议的微处理器，最典型的就是CY7C68013，其提供了强大的功能，包括USB接口以及和8051兼容的指令系统，但是其的功耗比较大，其绝对值高达936mW。因此，Cypress公司随

56、后又推出了低功耗版本的EZ-USB FX2LP系列芯片，其中用的比较多的是CY7C68013A芯片13。EZ-USB FX2LP芯片的内部结构如图2.14所示。其中主要包括USB2.0收发器、串行引擎（SIE）、增强型8051内核、16KB的RAM、4KB的FIFO存储器、I/O接口、数据总线、地址总线和通用可编程接口（GPIF）。图 STYLEREF 1 s 2. SEQ 图 * ARABIC s 1 14 EZ-USB FX2LP内部结构框图14EZ-USB FX2LP拥有非常独特的结构，其串行接口引擎（SIE）负责完成串行数据的解码、差错控制、位填充等与USB协议有关的功能。串行接口引擎

57、（SIE）能够实现大部分的功能，从而减轻了嵌入式增强型8051的负担，简化了USB固件程序的开发。EZ-USB FX2LP的CPU采用的是增强型8051内核，指令集和标准的8051完全兼容，因此便于快速学习和应用。这个增强型8051内核比标准8051的速度快，硬件资源更丰富，功能更强大。EZ-USB的一个指令周期仅包含4个时钟周期，而对于标准的8051，一个指令周期则需要12个时钟周期来完成，EZ-USB大大提高了CPU的运行速度。另外EZ-USB的CPU时钟可以工作在12MHz、24MHz、48MHz。该芯片虽然是针对USB2.0的，但是和USB1.1兼容，它支持两种传输速率：全速（Full

58、 Speed）12Mbps和高速（High Speed）480Mbps。EZ-USB FX2LP系列芯片不仅可以进行普通的8051系统所具备的操作，还集成了完善的数据采集和发送机制。FX2LP提供了两种接口模式：Slave FIFO和GPIF。Cypress公司的EZ-USB系列芯片具有和一般8051系列单片机相同的数据处理方式，可以通过EZ-USB的CPU直接进行数据读取和发送，在这里CPU扮演了搬运者的角色，那么显然微控制器本身的工作频率就极大的限制了数据传输带宽的进一步提高，在一般低速的场合下我们尚且感受不到这种限制的弊病，但是把传输速率提高至480Mbps的条件下，CPU将成为制约整个

59、系统速度提高的瓶颈。而EZ-USB提供了一种独特的架构，可以将EZ-USB作为USB和外部逻辑电路之间的管道，是USB接口和应用环境直接共享FIFO，CPU不参与数据传输，但允许以FIFO或RAM的方式访问这些共享FIFOs，这种被称为“量子FIFO”的处理架构，较好地解决了USB高速模式的带宽问题，使本次设计的实现成为可能15。Slave FIFO模式的硬件结构EZ-USB的Slave FIFO模式的硬件结构如图所2.15示，图中描述了Slave FIFO模式的内部数据流程以及引脚的使用情况。图 STYLEREF 1 s 2.SEQ 图 * ARABIC s 115 Slave FIFO内部

60、结构框图14其中使用的是16位总线接口，当然也可以使用8位总线接口。外部逻辑通过8位或者16位的数据总线FD继而EZ-USB的FIFOs进行通信。数据总线是双向的，其输出使能由SLOE引脚来控制。FIFOADR1:0引脚用来选择哪个FIFO连接到FD数据总线上，并被外部主机控制，有4个FIFO可供选择，它们分别是EP2、EP4、EP6、EP8。这些端点可以设为IN或OUT端点的一种，且能配置成多种形式以适应带宽需要16。EZ-USB的Slave FIFO有两种工作模式：同步工作模式和异步工作模式，这两种模式的出发信号如图2.16所示。这两种模式可以被外部时钟源或者内部时钟源驱动。EZ-USB的