1位全加器的电路和版图设计

1、集成电路设计根底论文题目： CMOS全加器设计 学 院： 信息科学与工程学院 专 业： 集成电路工程 姓 名： 耿烨亮 学 号： 1311082135 CMOS全加器设计摘要：现代社会随着电路的集成度越来越高，功耗和信号延迟成为超大规模集成电路的关键。加法运算是数字系统中最根本的运算，为了更好地利用加法器实现减法、乘法、除法等运算，需要对全加器进行功能仿真设计和分析。另外通过全加器可以对其它相关电路有所了解。因此只有深刻理解了全加器的性能才能进一步减小功耗和信号延迟1。本文用对一位全加器进行了全面的分析。并且通过使用Cadence公司的工具IC 5141与Hspice来实现全定制的整个设计流程

2、。关键词： 全加器；全定制；CadenceAbstract:As the circuitsintegration is increasing in themodern society，Power consumption and signal delay is crucial to the design of high-performance very large scale integration circuits. Addition operation is the basic operation of the digital system,In order to achieve much

3、better use of the adder subtraction, multiplication, division and other operations,The need for full adder functional simulation design and analysis is necessary .whats more, we can understand the other related circuitry through the full adder ,Therefore, only a deep understanding of the performance

4、 of the full adder can we reduce the power consumption and signal delay.The paper has a comprehensive analysis to the full adder. And through the use of Cadence tool IC 5141 and Hspice to achieve full custom throughout the design process.Key words: the full adder ; Full Custom; Cadence1: 引言集成电路设计方法大

5、致可分为定制Custom、半定制Semi-custom、可编程逻辑器件PLD等设计方法，如图1.1所示。定制设计方法又可分为全定制Full-Custom设计和基于包Cell-Based的设计方法二类。全定制full custom集成电路设计方法，是按规定的功能与性能要求，对电路的结构布局与布线进行最优化设计，实现最小面积，最正确布线布局、最优功耗速度积，以求获得尽可能最优的设计。全定制full custom集成电路设计方法通常用于高性能的设计场合：规模较小性能要求较高的中小规模专用集成电路；大批量高性能集成电路。图1.1 ASIC设计方法分类全定制的设计流程：1电路图绘制2前仿真3绘制幅员4幅

6、员验证5幅员后仿真。摩尔定律芯片上的晶体管数量每18到24个月翻一番。半导体技术有效性每18个月将会增大一倍。1IC设计必须要有工艺库的支持，本文的设计例子五级反相器使用NCSU的TSMC 0.18工艺库，启动命令是icfb&.库的逻辑组织元素如下：库Library；单元Cell库的设计单元：视图View单元的一种视图形式如本文中反相器单元INV的电路图Schematic，符号Symbol，幅员Layout。本文以全加器为例使用Cadence公司的工具IC 5141与HSPICE来实现全定制的整个设计流程。2：设计步骤2.1 建库翻开Cadence软件后，点击“File-New-Library

7、，出现“Create Library窗口，输入库名，选取工艺TSMC0.18u，点OK，如图2.1。图2.1 新建库设置2.2、新建Schematic视图“Library Manager窗口中的“Library栏里有刚刚新建的库文件夹cmos-adder。选中它，并点击File-New- Cellview，在“Create New File小窗口里输入单元名adder，点OK，如图2.2。图2.2新建Schematic视图然后出现电路图绘制界面，开始绘制全加器的电路图： = 1 * GB3 在电路编辑窗口中添加元件。添加器件pmos管和nmos管。将pmos管的宽W设为nmos管的宽W的23倍

8、，因此这里将pmos管的宽W设为540nM。 = 2 * GB3 放置电源vdd和地gnd。放置了元件和电源后，如图2.3。图2.3 添加了CMOS管、电源vdd和地gnd = 3 * GB3 添加端口Pin 三个输入端A、B、Ci和两个输出端S、Co，如图2.4所示。图2.4 添加Pin后 = 4 * GB3 连线注意，不要将三条线交于一个焊接点上，这样会在check时产生一个warming的。最后，可点击Check and Save,检查无误且保存，可退出该界面。电路图如图2.5。图2.5 1bit加法器的电路图2.3、新建Symbol视图 Symbol是对电路的抽象，对外仅有端口属性，如

9、何新建Symbol视图可参照本章前面的实验。 = 1 * GB3 画一个矩形， = 2 * GB3 添加端口，点击“Add-Pin，并连线， = 3 * GB3 添加标签Label，点击“Add-Label。完成的Symbol图如图2.6所示。图2.6 完成的Symbol图2.4前仿真为了证实刚刚的电路图能实现1位全加器的功能，可以做一个前仿真。然后在前仿真通过的前提下再画幅员，这样画出来的幅员的正确性会更高。1新建一个测试平台在“Library Manager窗口中点击“File-New- Cellview，在弹出的“Create New File小窗口里的Cell Name栏中输入“add

10、er-tb，在Tool栏里选择“Composer-Schematic如图2.7所示。然后点OK！进入电路图编辑窗口。图2.7新建测试平台adder-tb2调用之前adder的symbol 在出现的电路图编辑窗口里调用与非门。点“Add-Instance或在键盘上按快捷键“I，把adder调用出来。如图2.8所示。图2.8调用全加器3在测试平台上放置测试端口 点“Add-Pin或着按快捷键“P。添加输入测试端口A、B和Ci，输出测试端口S、Ci，还有“VDD!和“GND!。注意这里VDD!和GND!的端口类型选input，因为可以在后面添加鼓励时将它们分别输入为0和某一高电平的直流，以此来模拟出

11、VDD!和GND!。4然后设置仿真环境 点“Tools-Analog Environment后，将出现仿真环境设置窗口，如图2.9所示。图2.9 仿真设置窗口 = 1 * GB3 添加鼓励 设置好各个鼓励后，点OK即可。 = 2 * GB3 设置后仿观察的时间点“Analyses-Choose，出现一个小窗口，进去进行观察时间的设置，点OK即可。图2.10设置后仿观察时间 = 3 * GB3 选择观察波形的端口 点“Output-To Be Plotted-Select On Schematic，然后在电路图上点击要观察的端口：输入A、B、Ci和输出S、Co。如图2.11.图2.11设置完的环

12、境变量窗口 = 4 * GB3 观察前仿波形图：点击“Simulation-Run或者点绿灯按钮，即可运行仿真，运行成功会自动弹出后仿波形图。图2.12 前仿波形图3:设计幅员3.1 图设计工具：Virtuoso Layout Editor。根据电路图画幅员，先画pmos局部的幅员，再画nmos管局部的幅员，然后根据电路图中的连接情况如反相器、传输门，将这些pmos和与之相对应的nmos连接起来，添加vdd!和gnd!结点标签和输入/输出端口pin ，最后通过DRC验证。如图3.1图3.1DRC通过的幅员之后我们提取extract后运行LVS ,点击“Verify - extract， 提取视

13、图后，在“Library Manager窗口view栏里将会出现新生成的“extracted文件，之后点击“Verify - LVS，点击Run!可以看到以下图。图3.2 LVS运行报表3.2 后仿真将前面进行的前仿真平台翻开，然后点击“绿灯开始运行，出现后仿波形，后仿波形图如图3.3所示。图3.3后仿波形图4:结束语IC 5141与HSPICE软件使IC的设计更加方便、快捷。通过全加器电路图与幅员的绘制与仿真，全加器的性能更容易被了解。另外绘制电路图过程中，为使信号的延时变小，一般PMOS宽长比是NMOS的2-3倍。绘制幅员过程中每次添加完元件后都DRC验证一次，可以减少出错的概率。本论文只

14、是对全加器的根本工作原理和性质做了分析。在本学期的集成电路课中，IC设计是本门课的重点，通过这段时间的学习，我掌握了电路图绘制及前仿和幅员绘制及后，学到了很多有用知识，受益匪浅。参考文献1 W. Dally and J.Polton, Digital Systems Engineering, Cambridge University Press,1998.2 P. D. Fisher and R. Nesbitt, “The Test of Time: Clock-Cycle Estimation and Test Challenges for Future Microprocessors,

15、IEEE Circuit and Devices Magazine, 14(2), pp. 37-44,1998. 3 N. Hedenstierna and K. Jeppon ,“CMOS Circuit Speed and Buffer Optimization, IEEE Transactions on CAD, vol. CAD-6, no. 2, pp.270-281,March 1987.4C. Mead and L. Conway, Introduction to VLSI Systems, Addison Wesley, 1980.5 A. Sedra and K. Smit

16、h, MicroElectronic Circuit , Holt, Rinehart and Winston,1987.6 R. Swanson and J. Meindl, “Ion-Implanted Complementary CMOS transistors in Low-Voltage Circuits, IEEE Journal of Solid-State Circuits, vol.SC-7, no. 2, pp.146-152,April 1972.7 D. Sylvester and K. Keutzer, “Getting to the Bottom of Deep Submicron,