计算机22组成原理实验报告

1、计算机组织与结构专题实验学生专业/班级 计算机 222120505043电信学院 2014/11/4学号所在学院指导教师提交日期实验三：一个通用寄存器组的设计1 实验目的(1)了解通用寄存器组的用途；(2)掌握通用寄存器组及它的控制结构；(3)掌握层次结构的设计方法。2 实验原理本寄存器组的：顶层设计实体有数据输入、数据输出及控制信号端口；底层有四个 16 位寄存器、一个 4 选 1 多路选择器以及一个 24 译。由外部的同步时钟信号、读写信号、寄存器选择信号、复位信号共同控制。见下图:（1）寄存器组中包含 4 个 16 位的寄存器。（2）当 reset 信号为低时，4 个寄存器复位为 0。寄

2、存器的时钟信号为 clk。（3）写端口为 2 位的 wr_port 信号，负责哪一个寄存器被写入。（4）寄存器组有一个写允许信号 wen，在 wen 为 1 时，在 clk 上升沿将输入到寄存器组的 16 位数据data 写入 wr_port 指定的寄存器中。（5）读端口为 2 位的 rd_port 信号。rd_port 决定将哪个寄存器的输出送寄存器组的输出 data_out。3 设计要求完成通用寄存器组（不少于四个寄存器）的设计，用户可以对其中的任一个寄存器进行随机。根据上图，模块的组成与功能如下：（1）低层设计实体 register_16，完成寄存器复位和读写功能。（2）低层设计实体 m

3、ux4_to_1，完成选择哪一个寄存器的值送寄存器组的输出。这是一个 4 选一选择器。（3）低层设计实体 decoder2_to_4，完成选择写哪一个寄存器。这是一个 2-4 译。（4）设计实体 regfile，负责将 3 个低层设计实体的连接，完成寄存器组的全部功能。4 实验内容（1）在开发上完成一个工程的设计的全过程。（2）分析结果的仿真图。（3）通过波段开关提供输入值，观察电路的输出状态（LED 指示灯显示）来进行硬件电路的验证。5 设计实现（1）设计实体 register_16library ieee;use ieee.std_logic_1164.all;entity regiist

4、er_16 is port(reset:in std_logic;d_input:instd_logic_vector(15downto 0);clk:instd_logic;write:in std_logic;sel:instd_logic;q_output:out std_logic_vector(15downto0);end register_16;architecture a of register_16 isbeginpros(reset,clk)beginif reset = 0 thenq_output = x0000;elsif (clkevent and clk = 1)

5、thenif sel = 1 and write=1thenq_output = d_input;end if;end if;end pros;end a;（2）设计实体 decoder2_to_4library ieee;use ieee.std_logic_1164.all;entity decoder2_to_4 is port(sel: instd_logic_vector(1downto0);sel00:outstd_logic;sel01:outstd_logic;sel02:outstd_logic;sel03:outstd_logic );end decoder2_to_4;a

6、rchitecture behavioral of decoder2_to_4isbeginsel00=(not sel(1) and (not sel(0);sel01=(not sel(1) and sel(0) ;sel02=sel(1) and (not sel(0);sel03out_put out_put iut_putout_putreset,-顶层设计实体的外部输入信号resetd_input=data,-顶层设计实体的外部输入信号 dataclk=clk,-顶层设计实体的外部输入信号 clkwrite= wen,-顶层设计实体的外部输入信号wensel= sel00,q_ou

7、tput =reg00);Areg01: register_16portmap(-16 位寄存器 R1reset=reset,-顶层设计实体的外部输入信号resetd_input=data,-顶层设计实体的外部输入信号dataclk=clk ,-顶层设计实体的外部输入信号 clkwrite=wen,-顶层设计实体的外部输入信号wensel=sel01,q_output =reg01);Areg02: reggister_16 portmap(-16 位寄存器 R2reset=reset,-顶层设计实体的外部输入信号resetd_input= data,-顶层设计实体的外部输入信号 datacl

8、k= clk,-顶层设计实体的外部输入信号 clkwrite=wen ,-顶层设计实体的外部输入信号wensel= sel02,q_output =reg02);Areg03: reggister_16 portmap(-16 位寄存器 R3reset= reset,-该语句将底层的引脚与顶层的端口信号连接起来了；顶层设计实体的外部输入信号 resetd_input= data,-顶层设计实体的外部输入信号dataclk= clk,-顶层设计实体的外部输入信号 clkwrite= wen,-顶层设计实体的外部输入信号wrensel= sel03,q_output = reg03);decode

9、r:decoder2_to_4 portmap(-24 译sel=wr_port,-顶层设计实体的外部输入信号rd_portsel00=sel00,sel01=sel01,sel02=sel02,sel03=sel03);mux:mux_4_to_1 port map(-4 选 1 多路器input0 = reg00,input1=reg01,input2=reg02,input3=reg03,sel=rd_port,-顶层设计实体的外部输入信号 rd_portout_put=data_out-顶层设计实体的输出信号q_out);end struct;6仿真波形波形分析:(1)clk 为时钟信

10、号，在clk 的上升沿将数据读入所选寄存器或从所选寄存器读出数据。(2)reset 为复位信号，reset 置零时，将所有寄存器内容清零，所以此时读出数据为零。(3)wr_port 为读入地址信号，有两位；rd_port 为读出地址信号，有两位。用来选择读入和读出寄存器。(4)wen 为读入有效信号，wen 为时，才能正常读入数据。7实验总结通过在 TECCA和测试，成功实现通用寄存器组的功能，了解了通用寄存器的使用方法。掌握了层次结构的设计方法，熟悉了 VHDL 语言描述通用寄存的方法。实验四：VHDL 程序设计模块1实验目的（1） 通过层次结构设计方法用两个24 译实现38 译；（2） 熟

11、练使用 VHDL 程序设计与语言，进一步掌握层次结构的设计方法；（3） 培养分析问题和解决问题的能力。2实验原理38 译的：顶层设计实体有 2 个数据输入端口、一个使能端口.38 译结构如下图所示电路图说明：通过两个 24 译的级联实现 38 译。3 实验内容（1） 设计模块：把两个 24 译连接起来。（2）在开发上完成一个工程的设计的全过程。（3）观察和分析电路的仿真波形。（4）通过波段开关提供输入值，观察电路的输出状态（LED 指示灯显示）来进行硬件电路的验证。4 实验程序（1） Sel_2_4library ieee;use ieee.std_logic_1164.all;entity

12、sel_2_4 isport(sel : in std_logic_vector(1 downto 0);en : std_logic;sel_out: out std_logic_vector(3 downto0);end sel_2_4;architectureyimaqi of sel_2_4 issignal tem :std_logic_vector(3downto0);beginpro,en,tem)begincase sel iswhen00=temtemtemtem=1000;end case;if en = 1 thensel_out =tem;elsesel_out reg,en=sel1,sel_out=sel_out(3downto0);sell_2:sel_2_4portmap(sel=reg,en=sel2,sel_out=sel_out(