IC笔试面试基础题目集合

1、模拟电路1、基尔霍夫定律的内容是什么基尔霍夫定律（Kirchhoff Law ） 基尔霍夫电流定律 （KCQ:对任一集总参数电路中的任一节点，在任一瞬间，流出该 节点的所有电流的代数和恒为零。基尔霍夫电压定律（KVL）：对任一集总参数电路中的任一回路，在任一瞬间，沿此回 路的各段电压的代数和恒为零。三横菅臭览射槪詩n曲址啊唱as图创1此涮试电齬0 D.1 0.4。誡 0罪H5O匚I缈 跑5口卩2、平板电容公式 C= S/4 n kd3、三极管曲线特性：三极管外部各 极电压和电流的关系曲线，称为三极 管的特性曲线，又称伏安特性曲线。 它不仅能反映三极管的质量与特性，2011?还能用来定量地估算出

2、三极管的某些参数，是分析和设计三极管电厶=/（“谓）kc M表不常散）GSE121接方式，有着不同极电路，其基本测路的重要依据。对于三极管的不同连的特性曲线。应用最广泛的是共发射 试电路如图Z0118 所示，共发射极特性曲线可以用描点法绘出，也可以由晶体管特性图示仪直接显示出 来。一、输入特性曲线：在三极管共射极连接的情况下，当集电极与发射极之间的电压UBE维持不同的定值时，UBE和IB之间的一簇关系曲线，称为共射极输入特性曲线，如图Z0119所示。输入特性曲线的数学表达式为：IB= f （UBE | UBE =常数GS0120 GS0121由图Z0119可以看出这簇曲线，有下面几个特点： U

3、BE = 0的一条曲线与二极管的正向特性相似。这是因为 UCE = 0时，集电 极与发射极短路，相当于两个二极管并联，这样IB与UCE的关系就成了两个并联二极 管的伏安特性。 UCE由零开始逐渐增大时输入特性曲线右移，而且当UCE的数值增至较大时(如UCE 1V),各曲线几乎重合。这是因为 UCE由零逐渐增大时，使集电结宽度逐渐 增大，基区宽度相应地减小，使存贮于基区的注入载流子的数量减小，复合减小，因 而IB减小。如保持IB为定值，就必须加大UBE，故使曲线右移。当UCE较大时(如 UCE 1V),集电结所加反向电压，已足能把注入基区的非平衡载流子绝大部分都拉向 集电极去，以致UCE再增加，

4、IB也不再明显地减小，这样，就形成了各曲线几乎重合 的现象。和二极管一样，三极管也有一个门限电压 Vy,通常硅管约为，错管约为。二、输出特性曲线输出特性曲线如图Z0120所示。测试电路如图Z0117。输出特性曲线的数学表达式为：由图还可以看出，输出特性曲线可分为三个区域：截止区：指IB=0的那条特性曲线以下的区域。在此区域里，三极管的发射 结和集电结都处于反向偏置状态，三极管失去了放大作用，集电极只有微小的穿透电 流 IcEO。 饱和区：指绿色区域。在此区域内，对应不同IB值的输出特性曲线簇几乎极与发射极之间的电压称为基一射饱和压降，以UCES表示，硅管的UCES在 0. 8V左OA 线称为临

5、界饱和线（绿色区域右边缘线） ，在此曲线上的每一点应有|UCE| = |UBE| 。它是各特性曲线急剧拐弯点的连线。在临界饱和状态下的三极管，其 集电极电流称为临界集电极电流， 以 Ics 表示；其基极电流称为临界基极电流，以 IBS 表示。这时 Ics 与 IBS 的关系仍然成立。（3）放大区：在截止区以上，介于饱和区与击穿区之间的区域为放大区。在此区 域内，特性曲线近似于一簇平行等距的水平线， Ic 的变化量与 IB 的变量基本保持线性 关系，即 Ic= pA IB，且 Ic IB，就是说在此区域内，三极管具有电流放大作 用。此外集电极电压对集电极电流的控制作用也很弱，当UC民1 V后，即

6、使再增加UCEIc 几乎不再增加，此时，若 IB 不变，则三极管可以看成是一个恒流源。在放大区，三极管的发射结处于正向偏置，集电结处于反向偏置状态。4、描述反馈电路的概念，列举他们的应用。反馈：是将放大器输出信号 （电压或电流 ）的一部分或全部 , 回授到放大器输入端与输入 信号进行比较 （相加或相减 ）, 并用比较所得的有效输入信号去控制输出 , 这就是放大器 的反馈过程 . 凡是回授到放大器输入端的反馈信号起加强输入原输入信号的 ,使输入信 号增加的称正反馈 .反之则反 .按其电路结构又分为 :电流反馈电路和电压反馈电路 .正 反馈电路多应用在电子振荡电路上 , 而负反馈电路则多应用在各种

7、高低频放大电路上 . 因应用较广 , 所以我们在这里就负反馈电路加以论述 .图5-卜2四种类型反说放大器反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈O负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的3 V（b）电流串取5）电压并联（詁）电流并联V UR（c）电压串联R线性和非线性失真，有效地扩展放大器的通频带，自动调节作用。电压负反馈的特点：电路的输出电压趋向于维持恒定。 电流负反馈的特点：电路的输 出电流趋向于维持恒定。5、放大电路的频率补偿的目的是什么，有哪些方法补偿后的波特图。频率补偿是采用一定的手段改变集成运放的频率响应，产生相

8、位和频率差的消除。使反馈系统稳定的主要方法就是频率补偿.常用的办法是在基本电路或反馈网络中添加一些元件来改变反馈放大电路的开环频率特性（主要是把高频时最小极点频率与其相近的极点频率的间距拉大）,破坏自激振荡条件，经保证闭环稳定工作，并满足要求的稳定裕度，实际工作中常采用的方法是在基 本放大器中接入由电容或 RC元件组成的补偿电路，来消去自激振荡.差分放大电路，对共模信号有很强的抑制作用。在参数完全对称的情况下，共模输出 为零。差分放大电路，又叫差动放大电路，就是当两个输入 Ui1 和 Ui2 之间有差别（即变化） 输出电压才有变化。也就是说在静态时，uo=0。（长尾式的差分放大电路） 虽然差分

9、放大电路用了两只晶体管，但确相当于单管放大。它是以牺牲一支晶体管为 代价，来换取低温漂。6、怎样的频率响应算是稳定的，如何改变频响曲线。答：右半平面无极点，虚轴无二 阶以上极点。7、基本放大电路种类，优缺点，特别是广泛采用差分结构的原因。 基本放大电路种类：电压放大器，电流放大器，互导放大器和互阻放大器共射放大电路具有较高的放大倍数； 输入和输出信号相位相反； 输入电阻不高；输出电阻取决于Rc的数值。若要减小输出电阻，需要减小 Rc的阻值，这将影响电路 的放大倍数。共集电极电路电压放大倍数小于 1；输入和输出信号同相； 输入电阻较高，信号源内阻不很低时仍可获取较大输入信号； 输出电阻较小，所以

10、带负载能力较强。因此，它多用于输入级或输出级。 对由于衬底耦合产生的输入共模噪声有着抑制作用8给出一差分电路，告诉其输出电压 Y+和Y-,求共模分量和差模分量。9、画差放的两个输入管。10、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。11、用运算放大器组成一个 10 倍的放大器。12、给出一个简单电路，让你分析输出电压的特性(就是个积分电路) ，并求输出端某 点的 rise/fall 时间。13、 电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为 C上电压 和R上电压，要求绘制这两种电路输入电压的频谱，判断这两种电路14、给出一个差分运放，

11、如何相位补偿，并画补为高通滤波器，何为低通滤波器。当RC=,Vil=,Vol=,Vil=,Vol=.用 CMO可直接驱动 TTL;加上拉后，TTL 可驱动 CMOS. 11 、如何解决亚稳态。亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器 进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个 正确的电平上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状 态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。有如 下几种方法：1 降低系统时钟 2 用反应更快的 FF 3 引入同步机制,防止亚稳态传播4 改善时钟质量,用

12、边沿变化快速的时钟信号关键是器件使用比较好的工艺和时钟周期的裕量要大。12、IC 设计中同步复位与 异步复位的区别。同步复位在时钟沿采复位信号,完成复位动作。异步复位不管时钟,只要复位信号 满足条件,就完成复位动作。 异步复位对复位信号要求比较高,不能有毛刺,如果其 与时钟关系不确定,也可能出现亚稳态。13、Moore与Mealy状态机的特征。moore状态机其次态有现态和输入共同决定是他们的函数，其输出和输入没有关系，有现态唯一决定,也就是说一个现态有一个唯一的输出。mealy状态机的次态和moore状态机一样有现态和输入共同决定，但是他的输出不但与 现在有关还和输入有关,输出有现在和输入共

13、同决定,是他们的函数。也就是说一个 现态根据不同的输入会有不会的输出。14、多时域设计中 , 如何处理信号跨时域。不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级 触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器， 如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口 RAM握手信号等。跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域 1 中的一个 信号，要送到时钟域 2，那么在这个信号送到时钟域 2之前，要先经过时钟域 2 的同步 器同步后，才能进入时钟域2。这个同步器就是两级d触发器，其时钟为时钟域2的时 钟。这样做是怕时钟域

14、1 中的这个信号，可能不满足时钟域 2 中触发器的建立保持时 间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态 传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控 制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只 变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步 FIFO 的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量 的数据，可以用异步FIFO来解决问题。15、给了 reg 的 setup,hold 时间，求中间组合逻辑的 delay 范围。 Delay T+T2ma

15、x,T3holdT1min+T2min17、给出某个一般时序电路的图，有 Tsetup,Tdelay,Tck-q, 还有 clock 的 delay, 写出决定最大时钟的因素，同时给出表达式。T+TclkdealyTsetup+Tco+Tdelay;TholdTclkdelay+Tco+Tdelay;18、说说静态、动态时序模拟的优缺点。静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信 号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占

16、用内存较少，不仅可以对芯片设计进行全 面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已 经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中 的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；19、 一个四级的Mux，其中第二级信号为关键信号如何改善timing。 关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级 未被修改。20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输 入，使得输出依赖于关键路径。21、 逻辑方面数字电路的卡

17、诺图化简，时序(同步异步差异)，触发器有几种(区别， 优点)，全加器等等。22、卡诺图写出逻辑表达式。23、 化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。卡诺图化简：一般是四输入，记住 00 01 11 10 顺序，0 1 3 25 7 612 13 15 148 9 11 1024、please show the CMOS inverter schmatic,layout and its cross sectionwithP-well its transfer curve (Vout-Vin) And also explain the oper

18、ation region of PMOS and NMOS for each segment of the transfer curve25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain26、为什么一个标准的倒相器中 P管的宽长比要比N管的宽长比大和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场 下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样

19、才能使得两者上 升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。un x Coxx W/L27、用mos管搭出一个二输入与非门。28、please draw the transistor level schematic of a cmos 2 input AND gate andexplain which input has faster response for output rising edge.(less delaytime) 。29、 画出N0T,NAND,NOR符号，真值表，还有 transistor level的电路。30、画出 CMO的 图，画出 tow-to-

20、one mux gate 。31、用一个二选一 mux和一个inv实现异或。input a,b;output c;assign c=a(b):(b);32、画出Y二A*B+C勺cmos电路图。33、用逻辑们和cmos电路实现ab+cd。34、画出CMO电路的晶体管级电路图，实现 Y=A*B+C(D+E)以上均为画COM电路图，实现一给定的逻辑表达式，。35、利用 4 选 1 实现 F(x,y,z)=xz+yz 。x,y作为4选1的数据选择输入，四个数据输入端分别是z或者z的反相，0, 136、给一个表达式 f=xxxx+xxxx+xxxxx+xxxx 用最少数量的与非门实现(实际上就是化 简)

21、。(实际上就是化 化成最小项之和的形式后根据 (A*B)*( (C*D)=AB+CD37、给出一个简单的由多个N0T,NAND,NOR成的原理图，根据输入波形画出各点波形。 思路：得出逻辑表达式，然后根据输入计算输出38、为了实现逻辑(A XOR B OR(C AND D ,请选用以下逻辑中的一种，并说明为 什么INV 2 )AND 3 )OR 4 )NAND 5)NOR 6)XOR 答案： NAND39、用与非门等设计全加法器。40、给出两个门电路让你分析异同。41、用简单电路实现，当A为输入时，输出B波形为D触发器，RS触发器，JK触发器。其中D触发器有3道题目，RS道，是画时序图的。JK

22、触发器的题目就有点小郁闷了。 一道是分频题，4个JK触发器串在一起，JK都是等于1,输入CLK=256KHZ求输出是多少HZ还有一道是2个JK触发器串在一起，问当Q0Q1等于多少的时候，经过一个周期，Q0Q1 变为 00？设计题 2 道： 一道是三人表决器,通过是 0,赞成是 0,少数服从多数。用逻辑门实现，没有非门。第二道是用 D触发器实现一个3位加法器，也没有非门42、 A,B,C,D,E进行投票，多数服从少数，输出是 F (也就是如果A,B,C,D,E中1的个 数比0多，那么F输出为1,否则F为0),用与非门实现，输入数目没有限制。43、用波形表示D触发器的功能。44、用传输门和倒向器搭

23、一个边沿触发器。45、用逻辑们画出D触发器。46、画出DFF的结构图，用verilog 实现之。47、画出一种CMO的 D锁存器的电路图和版图。48、D触发器和D锁存器的区别。49、简述 latch 和 filp-flop 的异同50、LATCH和DFF的概念和区别锁存器：一位 D 触发器只能传送或存储一位数据，而在实际工作中往往希望一 次传送或存储多位数据。为此可把多个 D触发器的时钟输入端口 CP连接起来，用一个 公共的控制信号来控制，而各个数据端口仍然是各处独立地接收数据。这样所构成的 能一次传送或存储多位数据的电路就称为“锁存器”。锁存器是电平触发的存储单元，数据存储的动作取决于输入时

24、钟（或者使能）信号的电平值，即当锁存器处于使能状态时，输出才会随着数据输入发生变化。触发器是 边沿敏感的存储单元，数据存储的动作有某一信号的上升或者下降沿进行同步的。触 发器是在时钟的沿进行数据的锁存的，而锁存器是用电平使能来锁存数据的。所以触 发器的 Q 输出端在每一个时钟沿都会被更新，而锁存器只能在使能电平有效器件才会 被更新。寄存器：在实际的数字系统中，通常把能够用来存储一组二进制代码的同步时序逻 辑电路称为寄存器。由于触发器内有记忆功能，因此利用触发器可以方便地构成寄存 器。由于一个触发器能够存储一位二进制码，所以把 n 个触发器的时钟端口连接起来 就能构成一个存储 n 位二进制码的寄

25、存器。区别：从寄存数据的角度来年，寄存器和锁存器的功能是相同的；它们的区别在于寄存器是同步时钟控制，而锁存器是电位信号控制。可见，寄存器和锁存器具有不同 的应用场合，取决于控制方式以及控制信号和数据之间的时间关系：若数据有效一定 滞后于控制信号有效，则只能使用锁；数据提前于控制信号而到达并且要求同步操作， 则可用寄存器来存放数据。51、latch 与 register 的区别 , 为什么现在多用 register. 行为级描述中 latch 如何产 生的。latch 是电平触发， register 是边沿触发， register 在同一时钟边沿触发下动作，符 合同步电路的设计思想，而 latc

26、h 则属于异步电路设计，往往会导致时序分析困难，不适当的应用 latch 则会大量浪费芯片资源。触发器：能够存储一位信号的基本单元 电路称为“触发器”52、用D触发器做个二分频的电路.又问什么是状态图。53、请画出用D触发器实现2倍分频的逻辑电路54、 怎样用D触发器、与或非门组成二分频电路直接D触发器Q反相输出接到数据输 入55、How many flip-flop circuits are needed to divide by 16 16分频 456、 用 filp-flop和 logic-gate 设计一个 1位加法器，输入 carryin 和 current-stage ， 输出 c

27、arryout 和 next-stage. (未知)57、用D触发器做个4进制的计数。module count4(clk,reset,co);input clk,reset;output co;reg1:0 count;always(posedge clk or negedge reset)if(reset)count=0;else if(count=3)count=0;elsecount=count+1;assign co=(count=3);endmodule58、实现 N位 Johnson Counter,N=5。59、用你熟悉的设计方式设计一个可预置初值的 7 进制循环计数器， 15

28、进制的呢60、数字电路设计当然必问 Verilog/VHDL ，如设计计数器。61、BLOCKING NONBLOCKI赋值的区别。非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中 阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述中62、写异步 D 触发器的 verilog module 。module dff8(clk , res0824et, d, q);input clk;input res0824et;input 7:0 d;output 7:0 q;reg 7:0 q;always (posedge clk or posedge res0824et)if(

29、reset)q = 0;elseq = d;endmodule63、用D触发器实现2倍分频的Verilog描述module divide2( clk , clk_o, res0824et);input clk , res0824et;output clk_o;wire in;reg out ;always ( posedge clk or posedge res0824et)if ( res0824et)out = 0;elseout = in;assign in = out;assign clk_o = out;endmodule64、可编程逻辑器件在现代电子设计中越来越重要，请问： a)

30、你所知道的可编程逻辑器件有哪些b)试用VHDI或VERILOG ABLE苗述8位D触发器逻辑。PAL，PLD，CPLD，FPGA。module dff8(clk , res0824et, d, q);input clk;input res0824et;input d;output q;reg q;always (posedge clk or posedge res0824et)if(res0824et)q = 0;elseq = d;endmodule 65、请用HDL描述四位的全加法器、5分频电路 library IEEE;use adder isport (a : in std_logic

31、;b : in std_logic;cin : in std_logic;sum : out std_logic;cout : out std_logic);end adder;beginsum = (a xor b) xor cin;cout =1010) thentemp=0000;elsetemp=temp+1;end if;end if;end process;c=temp;end t;67、用VERILOG或VHDL写一段代码，实现消除一个 glitch。68、一个状态机的题目用 verilog 实现（不过这个状态机画的实在比较差，很容易误 解的）。69、描述一个交通信号灯的设计。7

32、0、画状态机，接受 1， 2， 5分钱的卖报机，每份报纸 5 分钱。71、设计一个自动售货机系统， 卖 soda 水的，只能投进三种硬币， 要正确的找回钱数。（1）画出fsm （有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求。72、设计一个自动饮料售卖机，饮料 10分钱，硬币有 5分和 10分两种，并考虑找零：（1）画出fsm （有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求;（ 3）设计工程中可使用的工具及设计大致过程。73、画出可以检测10010串的状态图，并verilog实现之。74、用FSM实现101101的序列检测模块。a为输入端，b为

33、输出端，如果a连续输入为1101则b输出为1,否则为0。请画出 state machine ; 请用 RTL描述其 state machine。76、用 verilog/vhdl 写一个 fifo 控制器 (包括空，满，半满信号 ) library IEEE;use FIFOMXN isgeneric(m, n : Positive := 8); -m is fifo depth, n is fifo width port(RESET, WRREQ, RDREQ, CLOCK : in Std_logic;DATAIN : in Std_logic_vector(n-1) downto 0);

34、DATAOUT : out Std_logic_vector(n-1) downto 0);FULL, EMPTY : inout Std_logic);end FIFOMXN;architecture V2 of FIFOMXN istype Fifo_array is array(0 to (m-1) of Bit_vector(n-1) downto 0); signal Fifo_memory : Fifo_array;signal Wraddr, Rdaddr, Offset : Natural range 0 to (m-1);signal Rdpulse, Wrpulse, Q1

35、, Q2, Q3, Q4 : Std_logic;signal Databuffer : Bit_vector(n-1) downto 0);begin-pulse synchronisers for WRREQ and RDREQ-modified for Synplify to a process sync_ffs : processbeginwait until rising_edge(CLOCK);Q1 = WRREQ;Q2 = Q1;Q3 = RDREQ;Q4 = Q3;end process;-concurrent logic to generate pulsesWrpulse =

36、 Q2 and not(Q1);Rdpulse = Q4 and not(Q3);Fifo_read : processbeginwait until rising_edge(CLOCK);if RESET = 1 thenRdaddr = 0;Databuffer 0);elsif (Rdpulse = 1 and EMPTY = 0) thenDatabuffer = Fifo_memory(Rdaddr);Rdaddr = (Rdaddr + 1) mod m;end if;end process;Fifo_write : processbeginwait until rising_ed

37、ge(CLOCK);if RESET = 1 thenWraddr = 0;elsif (Wrpulse = 1 and FULL = 0) thenFifo_memory(Wraddr) = To_Bitvector(DATAIN);Wraddr = (Wraddr + 1) mod m;end if;end process;Offset Rdaddr)else (m - (Rdaddr - Wraddr) when (Rdaddr Wraddr)else 0;EMPTY = 1 when (Offset = 0) else 0;FULL = 1 when (Offset = (m-1) e

38、lse 0;DATAOUT Z);end V2;77、现有一用户需要一种集成电路产品， 要求该产品能够实现如下功能： y=lnx ，其中， x 为 4 位二进制整数输入信号。 y 为二进制小数输出，要求保留两位小数。 电源电压为 35v假 设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。78、sram, falsh memory，及 dram 的区另Usram：静态随机存储器，存取速度快，但容量小，掉电后数据会丢失，不像DRAM需要不停的REFRESH制造成本较高，通常用来作为快取(CACHE)记忆体使用 flash ：闪存，存取速度慢，容量大，掉电后数据不会丢失dram

39、：动态随机存储器，必须不断的重新的加强(REFRESHED电位差量，否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态。价格比 sram 便宜，但 访问速度较慢，耗电量较大，常用作计算机的内存使用。79、给出单管DRA啲原理图(西电版数字电子技术基础作者杨颂华、冯毛官 205页图 914b) ，问你有什么办 法提高 refresh time ，总共有 5 个问题， 记不起来了。(降低温度， 增大电容存储容量) ( Infineon 笔试)81、名词 :sram,ssram,sdram 名词 IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuestB

40、IOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate 压控振荡器的英文缩写 （VCO）。动态随机存储器的英文缩写 （DRAM。） 名词解释，无聊的外文缩写罢了，比如PCI、 ECC、 DDR、 interrupt 、 pipeline 、IRQ,BIOS,USB,VHDL,VLSI VCO压控振荡器）RAM （动态随机存储器）,FIR IIR DFT（离 散傅立叶变换）或者是中文的，比如：a.量化误差b.直方图c.白

41、平衡PCI： Peripheral Component Interconnect（PCI），DDR： DoubleDataRateECC： Error Checking and Correcting集成电路1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电 路相关的内容（如讲清楚模拟、数字、双极型、 CMO、SMCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。数字集成电路： 是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或 系统。模拟信号： 是指幅度随时间连续变化的信号。例如，人对着话筒讲话，话筒输出的音 频电信号就是模拟信号，收音机、收录

42、机、音响设备及电视机中接收、放大的音频信 号、电视信号，也是模拟信号。数字信号： 是指在时间上和幅度上离散取值的信号，例如，电报电码信号，按一下电 键，产生一个电信号，而产生的电信号是不连续的。这种不连续的电信号，一般叫做 电脉冲或脉冲信号，计算机中运行的信号是脉冲信号，但这些脉冲信号均代表着确切 的数字，因而又叫做数字信号。在电子技术中，通常又把模拟信号以外的非连续变化 的信号，统称为数字信号。MCU(Micro Controller Unit) ： 又 称 单 片 微 型 计 算 机 (Single Chip Microcomputer) ，简称单片机，是指随着大规模集成电路的出现及其发展

43、，将计算机 的CPU RAM ROM定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。 MCU的分类：MCU按其存储器类型可分为 MASK掩模)ROM OTP一次性可编程)ROM FLASHROM等类型。MASK RO的 MCU价格便宜，但程序在出厂时已经固化，适合程序 固定不变的应用场合；FALSHROM勺MCU程序可以反复擦写，灵活性很强，但价格较高， 适合对价格不敏感的应用场合或做开发用途；OTPROM勺MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤 其是功能不断翻新 需要迅速量产的电子产品。RISC( Reduced

44、In struction Set Comput in g):中文翻译为精简执令运算集，好处是CPU 核心很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如Mac的 Power PC系列。CISC( ComplexInstruction Set Computing):中文翻译为复杂指令运算集，它只是CPU 分类的一种，好处是CPU所提供能用的指令较多、程式撰写容易，常见80X86相容的CPU 即 是此类。DSP： 有两个意思，既可以指数字信号处理这门理论，此时它是Digital SignalProcessing 的缩写；也可以是 Digital Signal Proces

45、sor 的缩写，表示数字信号处理 器，有时也缩写为DSPs以示与理论的区别。FPGA( Field Programmable Gate Array )：即现场可编程门阵列，它是在 PAL、 GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件 门电路数有限的缺点。2、FPGA和ASIC的概念，他们的区别。FPGA是可编程ASIGASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据 一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电

46、路。与门阵列等其它 ASIC（Application Specific IC） 相比，它们又具有设计开发周期 短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线 检验等优点3、什么叫做OTP片（OTP（一次性可编程）、掩膜片，两者的区别何在OTP与掩膜OTP是一次性写入的单片机。过去认为一个单片机产品的成熟是以投产掩 膜型单片机为标志的。由于掩膜需要一定的生产周期，而OTP型单片机价格不断下降，使得近年来直接使用OTP完成最终产品制造更为流行。它较之掩膜具有生产周期短、 风险小的特点。近年来，OTP型单片机需量大幅度上扬，为适应这种需求许多单片机都 采用了在片编程技术（

47、In System Programming）。未编程的OTP芯片可采用裸片Bonding 技术或表面贴技术，先焊在印刷板上，然后通过单片机上引出的编程线、串行数据、 时钟线等对单片机编程。解决了批量写 OTP 芯片时容易出现的芯片与写入器接触不好 的问题。使OTP的裸片得以广泛使用，降低了产品的成本。编程线与I/O线共用，不增加单片机的额外引脚。而一些生产厂商推出的单片机不再有掩膜型，全部为有ISP功能的 OTP。OTP means one time program ，一次性编程MTP means multi time program ，多次性编程OTP（ One Time Program ）

48、是MCU勺一种存储器类型MCI按其存储器类型可分为 MASK掩模）ROMOTP一次性可编程）ROMFLASHRO等类型。MASKRO的I MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合;FALSHROM MCI程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的 应用场合或做开发用途;OTFROM勺MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定 灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。4、你知道的集成电路设计的表达方式有哪几种5、描述你对集成电路设计流程的认识。一般来说 asic 和 fpga/cpld 没有

49、关系！ fpga 是我们在小批量或者实验中采用的， 生活 中的电子器件上很少见到的。而 asic 是通过掩膜得到的，它是不可被修改的。至于流 程，应该是前端、综合、仿真、后端、检查、加工、测试、封装。6、简述FPGA等可编程逻辑器件设计流程。通常可将FPGA/CPL设计流程归纳为以下7个步骤，这与ASIC设计有相似之处。设计输入。在传统设计中，设计人员是应用传统的原理图输入方法来开始设计的。自90年代初，Verilog、VHDL AHDL等硬件描述语言的输入方法在大规模设计中得到 了广泛应用。前仿真（功能仿真）。设计的电路必须在布局布线前验证电路功能是否有效。（ASCI设计中，这一步骤称为第一

50、次 Sign-off ） PLD设计中，有时跳过这一步。设计编译。设计输入之后就有一个从高层次系统行为设计向门级逻辑电路设转化翻 译过程，即把设计输入的某种或某几种数据格式 （ 网表）转化为软件可识别的某种数据 格式（网表） 。优化。对于上述综合生成的网表，根据布尔方程功能等效的原则，用更小更快的综 合结果代替一些复杂的单元，并与指定的库映射生成新的网表，这是减小电路规模的 一条必由之路。布局布线。在PLD设计中，3-5步可以用PLD厂家提供的开发软件（如 Maxplus2 ）自动一次完成后仿真（时序仿真）需要利用在布局布线中获得的精确参数再次验证电路的时序。（ASCI设计中，这一步骤称为第二

51、次 Sign off ）。生产。布线和后仿真完成之后，就可以开始ASCI 或 PLD芯片的投产7、IC设计前端到后端的流程和eda工具。逻辑设计 - 子功能分解 - 详细时序框图 - 分块逻辑仿真 - 电路设计 （RTL 级描述 ）- 功 能仿真 - 综合（加时序约束和设计库 ）- 电路网表 - 网表仿真 ）- 预布局布线 （SDF 文 件）- 网表仿真（带延时文件 ）- 静态时序分析 - 布局布线- 参数提取-SDF 文件- 后仿 真- 静态时序分析 - 测试向量生成 - 工艺设计与生产 - 芯片测试 - 芯片应用，在验证 过程中出现的时序收敛，功耗，面积问题，应返回前端的代码输入进行重新修

52、改，再 仿真，再综合，再验证，一般都要反复好几次才能最后送去 foundry 厂流片。9、Asic 的 design flow （设计流程）。11、集成电路前段设计流程，写出相关的工具。先介绍下 IC 开发流程：）代码输入（ design input）用 vhdl 或者是 verilog 语言来完成器件的功能描述，生成 hdl 代码 语言输入工具： SUMMIT VISUALHDLMENTOR RENIOR图形输入 : composer（cadence）;viewlogic （viewdraw）电路仿真（ circuit simulation）将 vhd 代码进行先前逻辑仿真，验证功能描述是否

53、正确 数字电路仿真工具：Verolog ： CADENCE Verolig-XLSYNOPSYS VCSMENTOR Modle-simVHDL : CADENCE NC-vhdlSYNOPSYS VSSMENTOR Modle-sim模拟电路仿真工具：*ANTI HSpice pspice ， spectre micro microwave: eesoft : hp）逻辑综合（ synthesis tools）逻辑综合工具可以将设计思想 vhd 代码转化成对应一定工艺手段的门级电路；将 初级仿真中所没有考虑的门沿（ gates delay ）反标到生成的门级网表中 , 返回电路仿 真阶段进行

54、再仿真。最终仿真结果生成的网表称为物理网表。12、请简述一下设计后端的整个流程13、是否接触过自动布局布线请说出一两种工具软件。自动布局布线需要哪些基本元 素Protel Protel99 是基于 Win95/Win NT/Win98/Win2000的纯32位电路设计制版系统。Protel99提供了一个集成的设计环境，包括了原理图设计和PCB布线工具，集成的设计文档管理，支持通过网络进行工作组协同设计功能。14、描述你对集成电路工艺的认识。 集成电路是采用半导体制作工艺，在一块较小的单晶硅片上制作上许多晶体管及电阻 器、电容器等元器件，并按照多层布线或遂道布线的方法将元器件组合成完整的电子 电

55、路。它在电路中用字母“ IC”（也有用文字符号“ N等）表示。（一）按功能结构分类集成电路按其功能、结构的不同，可以分为模拟集成电路和数 字集成电路两大类。模拟集成电路用来产生、放大和处理各种模拟信号（指幅度随时间边疆变化的信号。例如半导体收音机的音频信号、录放机的磁带信号等） ，而数字集成电路用来产生、放大和处理各种数字信号（指在时间上和幅度上离散取值的信号。例如VCD DVD重放的音频信号和视频信号）。（二）按制作工艺分类 集成电路按制作工艺可分为半导体集成电路和薄膜集成电路。膜集成电路又分类厚膜 集成电路和薄膜集成电路。（三）按集成度高低分类 集成电路按集成度高低的不同可分为小规模集成电

56、路、中规模集成电路、大规模集成 电路和超大规模集成电路。（四）按导电类型不同分类 集成电路按导电类型可分为双极型集成电路和单极型集成电路。 双极型集成电路的制作工艺复杂， 功耗较大，代表集成电路有 TTL、ECL、HTL、LST-TL、 STTL等类型。单极型集成电路的制作工艺简单，功耗也较低，易于制成大规模集成电路，代表集成电路有CMOS NMOS PMO等类型。（五）按用途分类 集成电路按用途可分为电视机用集成电路。音响用集成电路、影碟机用集成电路、录 像机用集成电路、电脑（微机）用集成电路、电子琴用集成电路、通信用集成电路、 照相机用集成电路、遥控集成电路、语言集成电路、报警器用集成电路

57、及各种专用集 成电路。电视机用集成电路包括行、场扫描集成电路、中放集成电路、伴音集成电路、彩色解 码集成电路、AV/TV转换集成电路、开关电源集成电路、遥控集成电路、丽音解码集成 电路、画中画处理集成电路、微处理器（CPU集成电路、存储器集成电路等。 音响用集成电路包括 AM/FM高中频电路、立体声解码电路、音频前置放大电路、音频 运算放大集成电路、音频功率放大集成电路、环绕声处理集成电路、电平驱动集成电 路、电子音量控制集成电路、延时混响集成电路、电子开关集成电路等。影碟机用集成电路有系统控制集成电路、视频编码集成电路、MPEG解码集成电路、音频信号处理集成电路、音响效果集成电路、RF 信号

58、处理集成电路、数字信号处理集成电路、伺服集成电路、电动机驱动集成电路等。录像机用集成电路有系统控制集成电路、伺服集成电路、驱动集成电路、音频处理集 成电路、视频处理集成电路。15、列举几种集成电路典型工艺。工艺上常提到 , 指的是什么 制造工艺：我们经常说的微米、微米制程，就是指制造工艺了。制造工艺直接关系到cpu的电气性能。而微米、微米这个尺度就是指的是cpu核心中线路的宽度。线宽越小， cpu 的功耗和发热量就越低， 并可以工作在更高的频率上了。 所以以前微米的 cpu 最高 的频率比较低，用微米制造工艺的 cpu 会比微米的制造工艺的发热量低都是这个道理 了。16、请描述一下国内的工艺现

59、状。17、半导体工艺中，掺杂有哪几种方式根据掺入的杂质不同，杂质半导体可以分为N型和P型两大类。N型半导体中掺入的杂质为磷等五价元素，磷原子在取代原晶体结构中的原子并构成共价键时，多余的第 五个价电子很容易摆脱磷原子核的束缚而成为自由电子，于是半导体中的自由电子数 目大量增加，自由电子成为多数载流子，空穴则成为少数载流子。P型半导体中掺入的杂质为硼或其他三价元素，硼原子在取代原晶体结构中的原子并构成共价键时，将因 缺少一个价电子而形成一个空穴，于是半导体中的空穴数目大量增加，空穴成为多数 载流子，而自由电子则成为少数载流子。18、描述CMO电路中闩锁效应产生的过程及最后的结果Latch-up

60、闩锁效应，又称寄生 PNPN效应或可控硅整流器（SCR, Silicon Con trolledRectifier ） 效应。在整体硅的CMO管下，不同极性搀杂的区域间都会构成 P-N结， 而两个靠近的反方向的P-N结就构成了一个双极型的晶体三极管。因此 CMO管的下面 会构成多个三极管，这些三极管自身就可能构成一个电路。这就是MOS管的寄生三极管效应。如果电路偶尔中出现了能够使三极管开通的条件，这个寄生的电路就会极大 的影响正常电路的运作，会使原本的 MOS电路承受比正常工作大得多的电流，可能使 电路迅速的烧毁。 Latch-up 状态下器件在电源与地之间形成短路，造成大电流、 EOS （电