微机原理与接口技术(2-1)

1、微机原理与接口技术8/25/20221内容提要8086CPU内部结构8086CPU引脚及功能8086CPU存储器组织8086CPU系统配置8086CPU时序第二章 8086系统结构 12:112第二章 8086系统结构 由于制造工艺的原因，早期的微处理器结构受集成电路密度和引脚的限制，从而使16位微处理器基本结构具有如下特点： 引脚功能复用 由于引脚数限制，部分引脚设计为功能复用。例如，数据双向传输可由“读/写”信号来控制，决定数据处于输入还是输出状态。 单总线、累加器结构由于集成度较低，使微处理器内部寄存器的数目、数据通路位数受到限制。因此，绝大多数微处理器内部采用单总线、累加器为基础的结构

2、。12:113第二章 8086系统结构可控三态电路微处理器外部总线同时连接多个部件，为避免总线冲突和信号串扰，采用可控三态电路与总线相连，不工作器件所连的三态电路处于高阻状态。总线分时复用由于芯片引脚不够，地址总线和数据总线使用相同的引脚，采用分时复用技术，节省了引脚但操作时间增加了。12:114第二章 8086系统结构Intel 8086CPU 的特点：16位微处理器，外型为双列直插式，有40个引脚；时钟频率有3种：8086型微处理器为5MHz，8086-2型为8MHz，8086-1型为10MHz；8086CPU有16根数据线和20根地址线，直接寻址空间为220，即为1M字节；8088CPU

3、内部结构与8086基本相同（但对外数据总线只有8条，称为准16位微处理器)。12:1152-1 8086CPU结构 一、8086CPU内部结构 12:116总线接口部件BIU（Bus Interface Unit） 功能 物理地址形成、取指令、指令排队、读写操作数、总线控制。 组成 16位段地址寄存器16位指令指针寄存器 20位物理地址加法器 总线控制逻辑 6字节指令队列 工作过程 形成物理地址，发读信号(/RD)，取指令送入指令队列。12:117指令执行部件EU(Execution Unit) 功能 指令译码、执行指令。组成 算术逻辑运算单元ALU 标志寄存器PSW 寄存器组 EU控制器 工

4、作过程 从BIU的指令队列取得指令、进行译码、执行指令 。 12:1188086CPU的工作过程 12:119寄存器的作用存放运算过程中所需要的操作数地址、操作数及中间结果。寄存器的特点 存取速度比存储器快得多。寄存器的分类通用寄存器组指针和变址寄存器段寄存器指令指针及标志位寄存器。CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器计数寄存器数据寄存器代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器IPPSW指令指针寄存器标志寄存器指令指针和标志寄存器指针和变址寄存器段寄存器通用寄存器15 8

5、7 015 015 015 0二、寄存器结构12:1110AXBXCXDXAHBHCHDHALBLCLDL通用寄存器15 8 7 0累加器基址寄存器计数寄存器数据寄存器CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器计数寄存器数据寄存器代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器IPPSW指令指针寄存器标志寄存器指令指针和标志寄存器指针和变址寄存器段寄存器通用寄存器15 8 7 015 015 015 0通用寄存器12:1111寄存器名 特 殊 用 途隐含性质 AX，AL在I/O指令中作数

6、据寄存器在乘法指令中存放被乘数或乘积，在除法指令中存放被除数或商不能隐含 隐含 AH在LAHF指令中作目标寄存器 隐含 AL在十进制运算指令中作累加器；在XLAT指令中作累加器 隐含 BX在间接寻址中作基址寄存器在XLAT指令中作基址寄存器 不能隐含 隐含 CX 在串操作指令和LOOP指令中作计数器 隐含 CL在移位/循环移位指令中作移位次数寄存器不能隐含 DX在字乘法/除法指令中存放乘积高位或被除数高位或余数在间接寻址的输入/输出指令中作地址寄存器 隐含不能隐含 SI在字符串运算指令中作源变址寄存器在间接寻址中作变址寄存器 隐含不能隐含 DI在字符串运算指令中作目标变址寄存器在间接寻址中作变

7、址寄存器 隐含不能隐含 BP在间接寻址中作基址寄存器不能隐含 SP在堆栈操作中作堆栈指针 隐含寄 存 器 的 特 殊 用 途12:1112指针和变址寄存器SPBPSIDI堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器指针和变址寄存器15 0CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器计数寄存器数据寄存器代数据段寄存器数据段寄存器堆栈段寄存器附加段寄存器堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器IPPSW指令指针寄存器标志寄存器指令指针和标志寄存器指针和变址寄存器段寄存器通用寄存器15 8 7 015 015 015 012

8、:1113CSDSSSES代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器段寄存器15 0CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器计数寄存器数据寄存器代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器IPPSW指令指针寄存器标志寄存器指令指针和标志寄存器指针和变址寄存器段寄存器通用寄存器15 8 7 015 015 015 0段寄存器12:1114CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器计数寄存器数据寄存器代码段寄存器数据段寄存器堆

9、栈段寄存器附加段寄存器堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器IPPSW指令指针寄存器标志寄存器指令指针和标志寄存器指针和变址寄存器段寄存器通用寄存器15 8 7 015 015 015 0IP指令指针寄存器15 0指令指针寄存器IP12:1115CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器计数寄存器数据寄存器代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器IPPSW指令指针寄存器标志寄存器指令指针和标志寄存器指针和变址寄存器段寄存器通用寄存器15 8 7 015 015 0

10、15 0PSW标志寄存器15 0标志寄存器PSW15 11 10 9 8 7 6 5 4 3 2 1 0 OFDFIFTFSFZFAFPFCF状态标志(6个)：CF、PF、AF、ZF、SF和OF ) 控制标志(3个)：TF、IF、DF 12:111615 11 10 9 8 7 6 5 4 3 2 1 0 OFDFIFTFSFZFAFPFCFCF (Carrv Flag)：进位标志位 最高位有进位或借位时，CF1。 PF (Parity Flag)：奇偶校验标志位 本次运算结果低8位中有偶数个“1”时，PF1；有奇数个“1”时，PF 0。 AF(Auxiliary Flag)：辅助进位标志位

11、低4位向高4位进化或借位时，AF1。 AF一般用在BCD码运算中，判断是否需要十进制调整。12:111715 11 10 9 8 7 6 5 4 3 2 1 0 OFDFIFTFSFZFAFPFCFZF(Zero Flag)：全零标志位 本次运算结果为0时，ZF1，否则ZF 0。SF(Sign Flag)：符号标志位 本次运算结果的最高位为1时，SF=1，否则SF0。即反映了本次运算结果是正还是负。OF(Overflow Flag)：溢出标志位 本次运算过程中产生溢出时，OF 1 。对带符号数，字节运算结果的范围为-128+127，字运算结果的范围为-32768+32767，超过此范围为溢出。

12、 12:111815 11 10 9 8 7 6 5 4 3 2 1 0 OFDFIFTFSFZFAFPFCF例 将5394H与777FH两数相加，并说明其标志位状态。777FH的原码为1111 0111 0111 1111B 补码为1000 1000 1000 0001B0101 0011 1001 0100B1000 1000 1000 0001B（777FH的补码）1101 1100 0001 0101B+运算结果的补码为：1101 1100 0001 0101B原码为：1010 0011 1110 1011B， 即为23EBH并置标志位为：CF=0、PF=0、AF=0、ZF=0、SF=

13、1、OF=012:111915 11 10 9 8 7 6 5 4 3 2 1 0 OFDFIFTFSFZFAFPFCFTF (Trap Flag)：单步标志位 调试程序时，可设置单步工作方式，TF1时，则每执行完一条指令，就自动产生一次内部中断，使用户能逐条跟踪程序进行调试。IF (Interrupt Flag)：中断标志位 IF1时，允许CPU响应可屏蔽中断；当IF0时，即使外部设备有中断申请，CPU也不响应。 由STI指令可使IF标志位置“1”，由CLI指令可使IF标志位置“0”。12:112015 11 10 9 8 7 6 5 4 3 2 1 0 OFDFIFTFSFZFAFPFCF

14、DF(Direction Flag)：方向标志位 控制串操作指令中地址指针变化方向，若在串操作指令中，DF0，地址指针自动增量，即由低地址向高地址进行串操作；若DF1，地址指针自动减量，即由高地址向低地址进行串操作。 由STD指令可使DF标志位置“1”，由CLD指令可使DF标志位置“0”。12:11212-2 8086CPU的引脚及其功能 概述：80868088 CPU芯片： 包括 16条数据线、20条地址线（低16位和数据线复用）、控制线、电源和地线。 封装：40条引脚，双列直插式。80868088的工作模式： 最小模式（单机系统）：系统中所需要的控制信号全部由8086直接提供； 最大模式（

15、多处理机系统）：系统中所需要的控制信号由总线控制器8288提供。这样，2431脚的8条引脚在两种工作模式中具有不同的功能。 12:1122通用寄存器组（8个16位寄存器）专用寄存器组ALUFLAGS总线接口控制电路六字节指令队列2BHE/S7A19/S6A16/S3AD15 AD0INTA RD WRDT/R DEN ALETESTINTRNMIRQ / GTHOLDHLDALOCKQS0 QS1S2 S1 S03CLK RESET READY MN/MX GND指令执行单元总线接口单元8086CPU内部功能块框图12:11232-2 8086CPU的引脚及其功能 AD15 AD0 (Addr

16、ess Data Bus)16条地址数据总线分时复用;三态;双向分时复用：在总线周期T1状态，A15A0；在总线周期T2T4状态，D15D0；三态双向：传送地址时三态输出，传送数据时三态双向输入输出，在中断响应及系统总线保持响应周期，高阻状态。一、最小模式中的引脚定义GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/ S3AD17/ S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)DT/

17、R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET8086CPU4039383736353433323130292827262524232221123456789101112131415161718192012:1124A19/S6 A16/S3 (Address/Status)地址/状态线在总线周期T1状态，A19A16 +A15A0地址 在总线周期T2T4状态，S6S3输出状态信息。分时复用;三态;输出当系统总线处于“保持响应”状态，这些引脚被置成高阻状态。GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3A

18、D2AD1AD0NMIINTRCLKGNDVCCAD15AD16/ S3AD17/ S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)DT/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET8086CPU4039383736353433323130292827262524232221123456789101112131415161718192012:1125S4 S3当前正在使用的段寄存器0 0ES0 1SS1 0CS,或不需要使用段寄存器（I/O，

19、INT）1 1DSS6=0，表明8086当前连在总线上；S5=0，禁止一切可屏蔽中断； S5=1，允许可屏蔽中断； S4S3：指示当前正在使用哪一个段寄存器VCCAD15AD16/ S3AD17/ S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)DT/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD2AD11AD10AD9AD8

20、AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND123456789101112131415161718192012:1126高8位数据总线允许状态信号三态;输出;低电平有效。BHES7(Bus High EnableStatus) 即16位数据传送时，在T1状态，用BHE指出高8位数据总线上数据有效，用AD0地址线指出低8位数据线上数据有效。在T2T4状态，S7输出状态信息(在8086芯片设计中，S7末赋于实际意义)，在“保持响应”周期被置成高阻状态。8086CPU4039383736353433323130292827262524232221GNDAD14AD13A

21、D12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/ S3AD17/ S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)DT/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET123456789101112131415161718192012:1127最小/最大工作模式选择信号；输入。 当MN/MX接+5V时：CPU工作在最小模式，单处理器系统，CPU提供所有总线控制信号

22、；当MN/MX接地时： CPU工作在最大模式，CPU的S2S0提供给总线控制器8288，由8288产生总线控制信号，以支持构成多处理器系统。MNMX ( MinimumMaximum ) 8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/ S3AD17/ S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (

23、S2)DT/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET123456789101112131415161718192012:1128三态输出低电平有效 RD (Read) 读选通信号允许CPU读存储器或I/O端口，由M/IO信号区分读存储器或I/O端口。在读总线周期的T2、T3、TW状态，RD为低电平。在“保持响应”周期，被置成高阻状态。 8086CPUVCCAD15AD16/ S3AD17/ S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)

24、DT/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND123456789101112131415161718192012:11298086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIIN

25、TRCLKGNDVCCAD15AD16/ S3AD17/ S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)DT/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET1234567891011121314151617181920三态输出低电平有效 WR (Write) 写选通信号允许CPU写存储器或I/O端口，由M/IO信号区分读存储器或I/O端口。在写总线周期的T2、T3、TW状态，WR为低电平。在DMA方式，被置成高阻状态。 12:11308086

26、CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/ S3AD17/ S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)DT/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET1234567891011121314151617181920存储器或I/O端口控制信号

27、 三态输出MIO (MemoryInput and 0utput) M/IO信号为高电平，CPU正在访问存储器；M/IO信号为低电平，CPU正在访问I/O端口。前一个总线周期的T4本周期的T4状态，M/IO有效；在DMA方式时，M/IO为高阻状态。 12:11318086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/ S3AD17/ S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDH

28、OLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)DT/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET1234567891011121314151617181920ALE ( Address Latch Enable ) 地址锁存允许信号输出高电平有效 地址锁存器82828283的片选信号，在T1状态，ALE=1，表示锁存到8282/8283中。注意：ALE信号不能浮空。 12:11328086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD

29、11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/ S3AD17/ S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)DT/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET1234567891011121314151617181920三态输出低电平有效 DEN (Data Enable)数据允许信号在最小模式系统中，用数据收发器8286/8287增加数据驱动能力时，DEN作数据

30、收发器8286/8287的输出允许信号，在DMA工作方式时，高阻状态。 12:11338086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/ S3AD17/ S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)DT/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRE

31、SET1234567891011121314151617181920数据发送接收控制信号三态输出用来控制数据收发器8286/8287的数据传送方向。DT/R1时，CPU发送数据，完成写操作；DT/R0时，CPU从外部接收数据，完成读操作。在DMA方式时，被置成高阻状态。DT / R (Data TransmitReceive)12:11348086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/ S3A

32、D17/ S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)DT/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET1234567891011121314151617181920READY ( Ready ) 准备就绪信号输入高电平有效 由存储器或I/O端口发来的响应信号，表示外部设备已准备好可进行数据传送。CPU在每个总线周期的T3状态检测READY信号线，如果是低电平，在T3状态结束后，CPU插入一个或几个TW等待状态，直到READY信号有效后，

33、才进入T4状态，完成数据传达过程。12:11358086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/ S3AD17/ S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)DT/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET1234567891011121

34、314151617181920RESET (Reset) 复位信号输入高电平有效 CPU接收到复位信号后，停止现行操作，并出始化段寄存器DS、SS、ES，标志寄存器PSW，指令指针IP和指令队列，CS=0FFFFH。RESET信号至少保持4个时钟周期以上的高电平。复位过程：当它变为低电平时，CPU执行重启动过程，8086/8088将从地址FFFF0H开始执行指令。通常在FFFF0H单元开始的几个单元中存放一条无条件转移指令，将入口转到引导和装配程序中，实现对系统的初始化，引导监控程序或操作系统程序。12:11368086CPU4039383736353433323130292827262524

35、232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/ S3AD17/ S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)DT/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET1234567891011121314151617181920INTR (Interrup Request) 可屏蔽中断请求信号输入电平触发(或边沿触发)高电平有

36、效当外设接口向CPU发出中断申请时，INTR信号变成高电平。CPU在每条指令周期的最后一个时钟周期检测此信号，一旦检测到此信号有效，并且中断允许标志位IF1时，CPU在当前指令执行完后，转入中断响应周期，读取外设接口的中断类型码，然后在存储器的中断向量表中找到中断服务程序的入口地址，转入执行中断服务程序。12:11378086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/ S3AD17/ S4AD18

37、/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)DT/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET1234567891011121314151617181920中断响应信号输出低电平有效 CPU对外部发来的中断请求信号INTR的响应信号。在中断响应总线周期T2、T3、TW状态，CPU发出两个INRA负脉冲，第一个负脉冲通知外设接口已响应它的中断请求，外设接口收到第二个负脉冲信号后，向数据总线上放中断类型号。 INTA (Interrupt AcknowI

38、edge)12:11388086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/ S3AD17/ S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)DT/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET1234567891011121314151617181

39、920NMI (NonMaskable Interrupt Request)不可屏蔽中断请求信号输入;边沿触发，正跳变有效 此类中断请求不受中断允许标志位IF的影响，也不能用软件进行屏蔽。NMI引脚一旦收到一个正沿触发信号，在当前指令执行完后，自动引起类型2中断，转入执行类型2中断处理程序。经常处理电源掉电等紧急情况。12:11398086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/ S3AD17/

40、 S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)DT/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET1234567891011121314151617181920输入低电平有效 TEST (Test) 测试信号 在CPU执行WAIT指令期间，每隔5个时钟周期对TEST引脚进行一次测试，若测试到TEST为高电平，CPU处于空转等待状态； 当测试到TEST有效，空转等待状态结束，CPU继续执行被暂停的指令。WAIT指令是用来使处理器与外部硬件同步

41、用的 。12:11408086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/ S3AD17/ S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)DT/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET12345678910111213141516171819

42、20HOLD (Hold Request) 总线保持请求信号输入高电平有效 在最小模式系统中，表示其他共享总线的部件向CPU请求使用总线，要求直接与存储器传送数据。 12:11418086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/ S3AD17/ S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)D

43、T/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET1234567891011121314151617181920HLDA (Hold Acknowledge)总线保持响应信号输出;高电平有效。 CPU一旦测试到HOLD总线请求信号有效，如果CPU允许让出总线，在当前总线周期结束时，于T4状态发出HLDA信号，表示响应这一总线请求，并立即让出总线使用权，将三条总线置成高阻状态。总线请求部件获得总线控制权后，可进行DMA数据传送，总线使用完毕使HOLD无效。CPU才将HLDA置成低电平。CPU再次获得三条总线的使用权。 12:11428086CPU

44、4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/ S3AD17/ S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)DT/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET1234567891011121314151617181920CLK ( Clock )时钟信

45、号输入由8284时钟发生器产生，8086CPU使用的时钟频率，因芯片型号不同，时钟频率不同。8086为5MHz，8086-1为10MHz，8086-2为8MHz。 CPU所需电源Vcc+5V。GND为地线。 Vcc ( +5V )，GND ( 地 )12:1143二、在最大模式中的引脚定义 S2S0 (Bus Cycle Status )总线周期状态信号在最大模式系统中，由CPU传送给总线控制器8288，8288译码后产生相应的控制信号代替CPU输出。三态；输出。 无源状态：在总线周期的T3、TW状态，并且READY信号为高电平时，S2S0全为高电平，此时一个总线操作过程要结束，而新的总线周期

46、还未开始，称为无源状态。 S2 S1 S0 作 用 S2 S1 S0 作 用 0 0 0 发中断响应信号 1 0 0取指令 0 0 1读I/O端口 1 0 1读存储器 0 1 0写I/O端口 1 1 0写存储器 0 1 1暂停 1 1 1无源状态12:11448086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/ S3AD17/ S4AD18/ S5AD19/ S6BHE/ S7MN/ MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/ IO (S2)DT/ R (S1)DEN (S0)ALE (QS0)INTA (QS1)TESTREADYRESET12345678910111213141516