北京邮电大学小学期数字基带传输系统实验报告

1、2010年小学期电路综合实验数字基带传输系统学院： 信息与通信工程学院 班级： 学号： 序号： 姓名： 复杂： 采样判决实验目的（1）理解数字语音传输系统的原理和构成，以及各个功能模块的功能和实现原理。（2）掌握FPGA的设计流程和设计方法，熟练掌握应用软件Quartus = 2 * ROMAN II和Modelsim的使用。（3）学习并掌握FPGA的自顶向下的设计思想，并熟练使用VHD倦L语言编程设计芯片。（4）学会舵借助Matlab仿真系统进行系舵统各项性能的验证。（5）锻炼自舵身调试硬件电路板的能力，培养独舵立解决问题的能力。二、实验内容舵与实验原理主要完成对接收到的信构号进行采样，并对

2、采样值进行判决构。在这次仿真设计中，噪声是当输构入信号过来之后才加上的，故采样构时刻取第一个非零值到来的时刻，构此后每隔一定时间进行一次抽样。构抽样后就进行判决，发送信号是采佯用双极性码，最佳的判决准则是；佯如果采样值大于零，则判为1，语对应单极性码的0，如果采样值小语于零，则判为1，对应1。由图语2-17所示的接收信号的眼图也语可以看出，判决的最佳门限为零，语和理论值相同。采样判决模块的M语odelsim仿真的参考结果如语图2-17：图2-17 采样贞判决模块的Modelsim仿真贞结果其中din是输入的34bi贞t的信号，dout是判决输出的盏信号，clk是总时钟，clk_盏5是采样时钟，

3、这个时钟在第一个盏采样点确定后才开始产生，并且频盏率是总时钟的五分之一，从仿真图盏中看出红线消失的地方就是开始采盏样的时刻，并且以后每五个时钟采盏一次样。实验设计以下为一个模5萤的加法计数器。因为滤波器要插零萤，所以需要一个加法器来实现对应萤的采样周期。 其中clear萤为复位清零。 b为输出端。a萤rchitecture cou萤nt of cypj is萤 signal b_temp荧:std_logic_vect荧or(2 downto 0):荧=000; sign荧al c:std_logic:荧=0; begin荧 p1:process(clk荧) begin之 if(c=1)th之

4、en if(cl之kevent and clk之=1)then之 if clear=0之thenb驭驭 elsif b_驭temp=100then驭b_temp驭逊 else逊逊+1; end逊if; 逊=b_temp; 运 end if; 运end if;end proc运ess p1;为使程序在遇到运第一个非零值时才执行后续操作所运以还应设计p2如下：p2:pr运ocess(clk)b则eginif(c=0则)thenif(a则=0000000000000则000000000000000则0000)then则闸elsec闸end闸if;end if;闸end process闸p2;判决：当

5、前面条件满足后，闸如输入a为正，则使输出赋为1，灶如a为负，则输出赋为0 灶p3:process(b)灶begini灶f(c=1)then灶if(b=100)灶thenif(灶a(31)=1)then错错1;elsi错f(a(31)=0)the错n错000;en错d if;end揩if;end i揩f; end proce揩ss p3; end cou揩nt;仿真结果实验中的问题汾及解决本次实验遇到了很多的问题汾，首先是对实验目的的不明确。因汾为整个实验包含着4各组员不同的汾部分，所以一开始比较混乱。 后定面经过老师的解释，终于明确了实定验的方向。 其次是实验编程过定程中对vhdl语言的不理解。定经过很多岔路而后看了很多相关语定言的书籍后终于有了一点感觉和头定绪。因为vhdl的格式与语法与定以往学过的语言也有不同，所以花定费了挺长的时间来适应。最后面是骸关于仿真知识的理解的不透彻。对骸于modelsim的使用方不熟骸悉。后面渐渐熟悉后才开始上手实骸验总结 经过此次试验骸渐渐熟悉了fpga的设计流程和诲设计方法，并相应的熟悉了qua傀rtus2和modelsim等傀