EDA数字秒表设计

1、数字秒表设计控制科学与工程学院自动化0803电子设计自动化大作业数字秒表设计控制科学与工程学院自动化0803题目学院班级姓名学号OO一一年五月十二日题目：数字秒表的设计题目：数字秒表的设计一、设计要求：数字秒表的计时精度是10ms;复位开关可以在任何情况下使用，计时在计时过程中，只要按一下复位开关，计时器就清零，并做好下次计时的准备；具有启/停开关，即按一下启/停开关，启动计时器开始计时，再按一下启/停开关则停止计时。数字秒表的计时范围是0秒59分59.99秒，显示的最长时间为59分59秒、总体设计：1、总体结构图2、各模块功能SEL模块：将扫描信号输给选择(CHOICE)模块选择模块：按扫描

2、信号的指定选择输出3-8译码模块：通过SEL给的信号来控制8位数码管位的亮灭计时模块：分别对毫秒，秒，分计时显示模块：通过CHOICE模块的输出信号来控制三、单元模块设计1、模块名：sel模块设计sei!relks-elout2.0inst5i(D模块功能：CLK为扫描时钟脉冲，SELOUT端不停的发出扫描到的信号端口定义:CLK为信号输入端SELOUT2.0为选择到的信号输出VHDL源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityselisport(clk:instd_logic;s

3、elout:outstd_logic_vector(2downto0);endsel;architectureoneofselissignalcount:std_logic_vector(2downto0);beginprocess(clk)beginifclkeventandclk=1thenif(count二101)thencount二000;elsecount二count+1;endif;endif;endprocess;selout二count;endone;(4)仿真结果2、模块名:选择模块设计CHOICEdata丄2dat.a23.00chout3.CdA+.A330data43C

4、HOICEdata丄2dat.a23.00chout3.CdA+.A330data430da+.a53.0djit.aG3.0y.6III11(1)模块功能：按扫描信号的指定选择输出(2)端口定乂：a,b,c为控制信号;datal3.O,data23.O,data33.O,data43.O,data53.O,data63.O分别是毫秒的低位，毫秒的高位，秒的低位，秒的高位，分的低位，分的高位的数据值;ch_out3.0为选择输出端。(3)VHDL源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;en

5、titychoiceisport(a,b,c:instd_logic;datal,data2,data3,data4,data5,data6:instd_logic_vector(3downto0);ch_out:outstd_logic_vector(3downto0);endchoice;architecturebehaveofchoiceissignalch:std_logic_vector(2downto0);beginch(2)=c;ch(1)=b;ch(0)ch_out二datai;when001=ch_out二data2;when010=ch_out二data3;when011=

6、ch_outch_outch_outnull;endcase;endprocess;endbehave;(4)仿真结果imid宜9“-ai”UQm.3*5iUlibwramale1HID*XDllTH.I.XXnoXinIXwiXausXrai.pnioHDIXIcaa5fphiXoctiItncriInmJfrenQU.UJJDK!IK4LQW.-iZjroiiK4Ljm?)Mu.-iHIHOtOO0m怎taoi说明：abc的值递增，ch_out选择输出data1,data2,data3,data4,data5,data6的值，证明模块是正确的3、模块名：3-8译码模块设计1SEL2.OQ7

7、.O1iinstGr-i-：模块功能：通过SEL给的信号来控制8位数码管位的亮灭。端口定义：输入端SEL2.O值大小来选择输出Q的值输出端Q7.O来控制灯哪位亮VHDL源程序LIBRARYieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;ENTITYdecode3_8ISPORT(SEL:INstd_logic_vector(2downto0);Q:OUTstd_logic_vector(7downto0);ENDdecode3_8;ARCHITECTUREaOFdecode3_8ISBEGINQUD50.p%EiXL

8、pke70.D91Dis40DICQ0m：I：1H0IMLH弱：;血KU鏗Hi血KU鏗HiOEILLlilR:MJ5Nl.Cffl(IlxJCOxJO.xJJII11LT(MxNX1mimi；1111口囂】JLLIIJM】IJLUlIL】HLLUIIL1口山和儿J/lJHL获LLIHLlIHLI.U：1IMLIlILqIJJLLLi：!工LUlftlLL说明：Sel的值递增，Q的相应位会亮，证明模块是正确的。41模块名：毫秒计时模块设计模块功能：对毫秒位的计数端口定乂：elk为信号时钟输入端reset为复位端pause为暂停端co为进位信号输出端qh:毫秒信号的高位输出端ql：毫秒信号的低位输

9、出端VHDL源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitym100isport(clk:instd_logic;reset:instd_logic;pause:instd_logic;co:outstd_logic;qh:bufferstd_logic_vector(3downto0);ql:bufferstd_logic_vector(3downto0);endm100;architecturebehaveofm100isbeginco=1when(qh=1001andql=100

10、1)else0;process(clk,reset,pause)beginif(reset=0)thenqh=0000;ql=0000;elsif(pause=0)thenqh=qh;ql=ql;elsif(clkeventandclk=1)thenif(ql=1001)thenql=0000;if(qh=1001)thenqh=0000;elseqh=qh+1;endif;elseql=ql+1;endif;endif;endprocess;endbehave;说明：毫秒为100进制，高位和地位都是10进制，高位到10会有进位，可以证明模块的正确性4.2模块名：秒计时模块设计模块功能：对毫秒

11、位的计数端口定乂：elk为信号时钟输入端reset为复位端pause为暂停端co为进位信号输出端qh:毫秒信号的高位输出端ql：毫秒信号的低位输出端(3)VHDL源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitym60_secisport(reset:instd_logic;pause:instd_logic;ci:instd_logic;co:outstd_logic;qh:bufferstd_logic_vector(3downto0);ql:bufferstd_logic_vect

12、or(3downto0);endm60_sec;architecturebehaveofm60_secisbeginco=1when(qh=0101andql=1001andci=1)else0;process(reset,pause,ci)beginif(reset=0)thenqh=0000;ql=0000;elsif(pause=0)thenqh=qh;ql=ql;elsif(cieventandci=1)thenif(ql=1001)thenql=0000;if(qh=0101)thenqh=0000;elseqh=qh+1;endif;elseql=ql+1;endif;endif;

13、endprocess;endbehave;(4)仿真结果4.3模块名：分计时模块设计模块功能：对毫秒位的计数端口定乂：elk为信号时钟输入端reset为复位端pause为暂停端co为进位信号输出端qh:毫秒信号的高位输出端ql:毫秒信号的低位输出端(3)VHDL源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitym60_minisport(reset:instd_logic;pause:instd_logic;ci:instd_logic;qh:bufferstd_logic_vector

14、(3downto0);ql:bufferstd_logic_vector(3downto0);endm60_min;architecturebehaveofm60_minisbeginprocess(reset,pause,ci)beginif(reset=0)thenqh=0000;ql=0000;elsif(pause=0)thenqh=qh;ql=ql;elsif(cieventandci=1)thenif(ql=1001)thenql=0000;if(qh=0101)thenqh=0000;elseqh=qh+1;endif;elseqlq_showv=1111110;when0001

15、=q_showv=0110000;when0010=q_showq_showq_showq_showq_showq_showq_showq_shownull;endcase;endprocess;endbehave;（4）仿真结果Jith-roi仙回drI133Jith-roi仙回drI133MQ”勉EldnxI:（xmIhki:Imidkm2aiyurnoin3ioooTimiIiffiicXull10_r1_j1iiipJijBJUlIdDjjLLijOnIiLLiiKiHi.伽LjLOdiXLXidiniLHi劇LijjLLIJ.illXiLIXdHLilXLLijD|.J11：iii1

16、bikit1111阳说明：随着adr的值增加，q_show输出相应的值，数码管相应的段会亮，证明模块是正确的四、数字秒表整体组装1、顶层原理图1.工作情况输入信号经过分频器输给计时模块，计时模块的各位输给选择(CHOICE)模块，选择模块选择输出，再经过转码(BCD_7)模块控制数码管段的亮灭；输入信号的另一路经过分频器给扫描(SEL)模块，SEL的输出信号一方面给CHOICE模块提供提供选择信号，另一方面又给译码器(decode3_8)模块提供译码信号来控制灯位的亮灭。，pause和reset分别控制暂停和复位。2模块间的连接关系:扫描(SEL)模块的输出端接译码(decode3_8)模块和选择(CHOICE)模块，计时模块接选择(CHOICE)模块，选择(CHOICE)模块将选到的信号给转码(BCD_7模块控制数码管段的亮灭2、仿真结果说明：输入信号后，数码管会不停的被扫描，段和位会选择亮，可以证明模块的正确性管脚分配