半导体工艺要点(精)

1、将籽晶按照1、什么是集成电路通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，一定的电路互连， “集成”在一块半导体单晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能2、集成电路设计与制造的主要流程框架设计-掩模板-芯片制造-芯片功能检测-封装-测试3、集成电路发展的特点特征尺寸越来越小硅圆片尺寸越来越大芯片集成度越来越大时钟速度越来越高电源电压/单位功耗越来越低布线层数/I/0 引脚越来越多4、摩尔定律集成电路芯片的集成度每三年提高4 倍，而加工特征尺寸（多晶硅栅长）缩小 2 倍，这就是摩尔定5、集成电路分类6、半导体公司中芯国际集成电路制造有限公司

2、（SMIC）上海华虹（集团 ）有限公司上海先进半导体制造有限公司台积电（上海）有限公司上海宏力半导体制造有限公司TI 美国德州仪器7、直拉法生长单晶硅直拉法法是在盛有熔硅或锗的坩埚内，引入籽晶作为非均匀晶核，然后控制温度场， 旋转并缓慢向上提拉，晶体便在籽晶下按籽晶的方向长大。.籽晶熔接: 加大加热功率，使多晶硅完全熔化，并挥发一定时间后，将籽晶下降与液面接“”，以除去表面挥发性杂质同时可减少热冲击.引晶和缩颈：当温度稳定时，可将籽晶与熔体接触。此时要控制好温度，当籽晶与熔体液“” ，又称“下种”。 “缩颈”是指在引晶后略为降低温度，提高拉速，拉一段直径比籽晶细其目的是排除接触不良引起的多晶和

3、尽量消除籽晶内原有位错的延伸。颈一般要长20mm.放肩：缩颈工艺完成后，略降低温度，让晶体逐渐长大到所需的直径为止。这称为 “放肩” 。否则要将其熔掉重新引晶。单晶体外形上的特征棱的出方向应有对称三条棱，方向有对称的四条棱。.等径生长：当晶体直径到达所需尺寸后，提高拉速，使晶体直径不再增大，称为收肩。收.收晶：晶体生长所需长度后，拉速不变，升高熔体温度或熔体温度不变，加快拉速，使晶8、直拉法的两个主要参数：拉伸速率，晶体旋转速率悬浮区熔法9、外延层的作用EpitaxyPurposeBarrier layer for bipolar transistorReduce collector resi

4、stance while keep high breakdown voltage.Improve device performance for CMOS and DRAM because much lower oxygen,carbon concentration than the wafer crystalEpitaxy application,bipolar transistorEpitaxy application, CMOS10、气相外延（ CVD） ： 在气相状态下，将半导体材料淀积在单晶片上，使它沿着单晶片的结晶轴方向生长出一层厚度和电阻率合乎要求的单晶层，这一工艺称为气相外延液相

5、外延（LCD）是将溶质放入溶剂, 并在一定温度下成为均匀溶液，然后使溶液在衬底上逐渐冷却，当超过饱和点后，便有固体析出，而进行晶体生长。以GaAs为例，是以Ga为溶剂， As 为溶质溶解成溶液，布在衬底上，使之缓慢冷却，当溶液超过饱和点时，衬底上便析出 GaAs而生成晶体。金属有机物气相沉积（MOCV）D ：采用族，族元素的有机化合物和族，族元素的氢化物作为晶体生长的源材料，以热分解的方式在衬底上进行外延生长的方法分子束外延（MBE） ：在超高真空条件下，用分子束输运生长源进行外延生长的方法化学束外延（CBE）:用气态源进行MBE生长的方法蒸发（evaporation）：在真空中，通过加热使金

6、属、合金或化合物蒸发，然后凝结在器件表面上的方法溅射（ Sputtering ） ：利用高速正离子轰击靶材（阴极），使靶材表面原子以一定能量逸出，然后在器件表面沉积的过硅外延生长.外延不同的分类方法以及每种分类所包括的种类按外延层性质：同质外延，异质外延按电阻率：正外延，反外延按生长方法：直接外延，间接外延按相变过程：气相，液相，固相外延.硅气相外延分类，硅气相外延原料SiH4, SiH2CL2,（ 直接分解）SiHCL3,SiCL4 ， H2（氢还原法）.用 SiCL4 外延硅的原理以及影响硅外延生长的因素以及优点基本原理：SiCL4+2H2=Si+4HCLSiCL4 浓度，温度，气流速度,

7、 衬底晶向在电阻率极低的衬底上生长一层高电阻率外延层，器件制做在外延层上，高电阻的外延层保证管子有高的击穿电压，低电阻率的衬底又降低了基片的电阻，降低了饱和压降，.硅的异质外延有哪两种在蓝宝石，尖晶石衬底上的SOS（Silicon On Sapphire, Silicon On Spinel） 外延生长在绝缘衬底上进行的SOI（Silicon On Insulator） 外延生长. 什么是同质外延, 异质外延, 直接外延, 间接外延同质外延；衬底与外延层是同种材料异质外延；衬底与外延层是不同材料直接外延；用物理方法（加热，电场，离子轰击）将生长材料沉淀到衬底表面间接外延；用化学反应在衬底上沉淀

8、外延层. 什么是自掺杂?外掺杂?抑制自掺杂的途径有哪些自掺杂：在外延生长过程中，衬底中的杂质进入气相中，再次掺入外延层的现象外掺杂：杂质不是来源于衬底，由人为控制的掺杂方式途径；减少杂质从衬底溢出采用减压生长技术外延的定义Sio2 做掩埋层的原因，杂质在sio2 中扩散速率远远小于在si 中的扩散速率液相外延是将溶质放入溶剂,并在一定温度下成为均匀溶液，然后使溶液在衬底上逐渐冷却，当超过 饱和点后，便有固体析出，而进行晶体生长。以GaAs 为例，是以Ga 为溶剂，As为溶质溶解成溶液，布在衬底上，使之缓慢冷却，当溶液超过饱和点时，衬底上便析出GaAs 而生成晶体。介电强度衡量材料耐压能力大小的

9、，单位是 V/cm ， 表示单位厚度的SiO2 所能承受的最大击穿电压介电常数，高K，低 K高K ： MOS 器件中电介质要求具有较大的介电常数，栅氧化层电容要大，1 、减小电容器的体积和重量2、增大电荷容量提高电学性能低 K: 器件和衬底间的寄生电容要小SiO2 在集成电路制造中的用途.扩散，离子注入的（有时与光刻胶、Si3N4 层一起使用） 掩蔽层 （阻挡，屏蔽层不准确）.器件表面保护和钝化层.MOS 器件的组成部分栅介质.电容介质.器件隔离用的绝缘层.多层布线间的绝缘层Gate oxide and capacitor dielectric in MOS devicesIsolation

10、of individual devices （STI）Masking against implantation and diffusionPassivation of silicon surface集成电路的隔离有PN 结隔离和介质隔离两种,SiO2 用于介质隔离.，漏电流小,岛与岛之间的隔离电压大,寄生电容小STI(Shallow Trench Isolation)热氧化分为干氧氧化、湿氧氧化、水气氧化以及掺氯氧化、氢氧合成等热氧化化学反应虽然非常简单，但氧化机理并非如此，因为一旦在硅表面有二氧化硅生成，它将阻挡O 原子与 Si 原子直接接触，所以其后的继续氧化是O 原子通过扩散穿过已生成的

11、二氧化硅层，向Si 一侧运动到达界面进行反应而增厚的通过一定的理论分析可知，在初始阶段氧化层厚度(X) 与时间 (t)是线性关系，而后变成抛物线关系。通常来说，小于1000 埃的氧化受控于线性机理。这是大多数MOS 栅极氧化的范围。0.44，这就意味着每生长1m 的氧化物，就有0.44 m 的硅消耗(干、湿氧化略(a)氧化前的硅片(b) 氧化后的硅片快速退火技术(RTP 技术 ) Rapid Thermal Processing优点 :.杂质浓度不变,并 100%激活 .残留晶格缺陷少,均匀性和重复性好.加工效率高,可达200300 片 /h.设备简单,成本低 .温度较高(1200 )，升温速

12、度较快(75200 /sec).掺杂物的扩散最小化快速加热工艺主要是用在离子注入后的退火，目的是消除由于注入带来的晶格损伤和缺陷目前的栅氧化层厚度大概在3nm 左右退火(Annealing)实际上这个工艺主要是针对离子注入的原 理：利用热能(Thermal Energy) ，将物体内产生内应力的一些缺陷加以消除。所施加的能量将增加晶格原子及缺陷在物体内的振动及扩散，使得原子的排列得以重整离子注入过程是一个非平衡过程，高能离子进入靶后不断与原子核及其核外电子碰撞，逐步损失能量，最后停下来。停下来的位置是随机的，一部分不在晶格上，因而没有电活性需要退火激活不在晶格位置而在晶格间隙的杂质离子;同时修

13、复晶格注入损伤主要的退火制程有：.后离子注入(Post Ion Implantation ) ；.金属硅化物(Silicide)的退火。主要硅化金属材料有：WSix, TiSi2 (用于 Salicide 制程) , MoSi2, CoSi2 等。退火后，金属硅化物电阻率可降到只有原来的10%。.BPSG 硼磷硅玻璃(Boro phospho silicate Glass)二氧化硅原有的有序网络结构由于硼磷杂质(B2O3， P2O5)的加入而变得疏松，在高温条件下某种程度上具有像液体一样的流动能力(Reflow) 。因此BPSG 薄膜具有卓越的填孔能力，并且能够提高整个硅片表面的平坦化，从而为

14、光刻及后道工艺提供更大的工艺范围.SOG ( Spin-On Glass)旋涂式玻璃1.局部氧化隔离法隔离(LOCOS local oxidation of silicon)传统的0.25 m 工艺以上的器件隔离方法是硅的局部氧化。它利用了氧在Si3N4 中扩散非常缓慢的性质，从而使得被氮化硅覆盖的硅层在氧化过程中极难生成氧化物。氮化硅将作为氧化物阻挡层保持不变杂质在氮化硅中的扩散系数小于在二氧化硅中的衬垫氧化层的作用1 缓冲氮化硅的高应力张力2 预防应力产生硅的缺陷鸟嘴效应对工艺的影响二氧化硅内部的横向扩散引起的在氮化硅层下生长鸟嘴 ”区属于无用的过渡区，既不能作为隔离区，也不能作为器件区，

15、浪费许多硅表面区域，这对提高集成电路中的集成度极其不利局域氧化层的高度对后道工艺中的平坦化也不利，影响光刻制程和薄膜沉积抑制鸟嘴效应，最普遍的方法就是多晶硅缓冲PBL(poly buffered LOCOS) 制程。使用一层多晶硅(500A) 来缓冲氮化硅的应力，这样，衬垫氧化层的厚度就能从大约500减小到 100A，这样就可以大大减少氧化物的侵入。2.浅沟槽隔离(STI Shallow trench isolation)浅沟槽隔离(STI) 是一种全新的器件隔离方法，它可以在全平坦化的条件下使“鸟嘴 ”区宽度接近于零，目前已成为0.25m 以下集成电路生产过程中的标准器件隔离技术先進的 ST

16、I : 使用高密度電漿CVD 沉積USG( Un-doped Silicate Glass) 非掺杂硅 (酸盐)玻璃，减小了横向扩散STI 技术中的主要绝缘材料是淀积氧化物掺杂工艺:热扩散法掺杂(diffusion)离子注入法掺杂(ion implant)横向扩散直接影响了结电容，当使用较小的图形尺寸时，扩散掺杂会造成相邻接面短路热扩散通常分三个步骤进行：预淀积(predeposition)也称预扩散目的是为了控制杂质总量，即形成一层较薄但具有较高浓度的杂质层推进( drive in)也称主扩散，或叫再分布目的为了控制表面浓度和扩散深度激活(activation)稍微升高温度，使杂质原子与晶格

17、中的硅原子键合。此过程激活了杂质原子，改变了硅的电导率扩散参数测量主要指扩散薄层电阻、扩散结深的测量扩散薄层电阻，又称方块电阻，数值反应出硅中所掺杂质总量1.方块电阻定义：如果扩散薄层为一正方形，其长度(边长)都等于L,厚度就是扩散薄层的深度(结深)，在单位方块中，电流从一侧面流向另一侧面所呈现的电阻值，就称为薄层电阻，又称方块电阻，单位是/ 根据R L/S，得 RS= L/Lxj= /xj方块电阻与方块的尺寸无关,仅与扩散结深(扩散薄层的深度:扩散形成的pn 结的深度)xj 及杂质浓度有关薄层电阻的大小直接反映了扩散入硅内部的净杂质总量，方块电阻越小,掺杂的杂质总量越大;方块电阻越大,掺杂的

18、杂质总量越小q 电荷，载流子迁移率，n 载流子浓度，Q：从表面到结边界这一方块薄层中，单位面积上杂质总量假定杂质全部电离，载流子浓度= 杂质浓度n = N 则：Rs (sheet Resistance),结深的计算1、衬底杂质浓度NB TOC o 1-5 h z 2、表面杂质浓度Ns3、扩散时间t4、扩散系数D在集成电路中金属薄膜主要用于.欧姆接触(OhmicContact).肖特基接触(Schottky Barrier Contact ).低阻栅电极(Gate Electrode).器件间互联(interconnect)接触孔(contact) ：指硅芯片内的器件与第一层金属层之间在硅表面的

19、连接互连线(interconnect) ：由导电材料，(如铝，多晶硅或铜)制成的连线将电信号传输到芯片的不同部分通孔(via) ：通过各种介质层从某一金属层到相邻的另一金属层形成电通路的开口“填充薄膜”：是指用金属薄膜填充通孔，以便在两金属层之间形成电连接。层间介质(ILD: Inner Layer Dielectric ) ：是绝缘材料，它分离了金属之间的电连接。ILD一旦被淀积，便被光刻刻蚀成图形，以便为各金属层之间形成通路。用金属 (通常是钨W)填充通孔，形成通孔填充薄膜金属层和硅衬底的接触，既可以形成整流接触，也可以形成欧姆接触，主要取决于半导体的掺杂浓度及金半接触的势垒高度金属 /半

20、导体的两种接触类型：欧姆接触Ohmic Contact ：具有线性和对称的V-I 特性，电路特性较好，且接触电阻很小；重掺杂肖特基接触SchottkyContact ：相当于理想的二极管；轻掺杂金属和硅接触的问题.尖峰现象spiking problems硅不均匀溶解到Al 中，并向Al 中扩散，硅片中留下空洞,Al 填充到空洞,引起短路解决办法在 Al 中掺入 1-2% Si 以满足溶解性利用扩散阻挡层( Diffusion Barrier ) ，常用扩散阻挡层：TiN, TiW ，较好的方法是采用阻挡层 , Ti 或 TiSi2 有好的接触和黏附性,TiN 可作为阻挡层铝的电迁移当直流电流流

21、过金属薄膜时，导电电子与金属离子将发生动量交换，使金属离子沿电子流的方向迁移，这种现象称为金属电迁移后果：电迁移会使金属离子在阳极端堆积，形成小丘或晶须，造成电极间短路，在阴极端由于金属空位的积聚而形成空洞，导致电路开路解决方法：采用 Al-Cu 或 Al-Si-Cu (硅 1.2 2，铜2 4)合金。铜原子在多晶状Al 的晶粒边界处分凝，阻止Al 原子沿晶粒边界的运动。优化版图设计，降低电流密度由于 ULSI 组件密度的增加，互连电阻和寄生电容也会随之增加，从而降低了信号的传播速度。减小互连电阻可通过用铜取代铝作为基本的导电金属而实现。对于亚微米的线宽，需要低K 值层间介质（ILD ） 。通

22、过降低介电常数来减少寄生电容IC 互连金属化引入铜的优点.电阻率的减小：互连金属线的电阻率减小可以减少信号的延迟，增加芯片速度。.功耗的减少：减小了电阻，降低了功耗。.更高的集成密度：更窄的线宽，允许更高密度的电路集成，这意味着需要更少的金属层。.良好的抗电迁移性能：铜不需要考虑电迁徒问题。.更少的工艺步骤：用大马士革方法处理铜具有减少工艺步骤20to 30 % 的潜力用铜作为半导体互连主要涉及三个方面的挑战.铜快速扩散进氧化硅和硅，一旦进入器件的有源区，将会损坏器件。.应用常规的等离子体刻蚀工艺，铜不能容易形成图形。干法刻蚀铜时，在它的化学反应期间不产生挥发性的副产物，而这对于经济的干法刻蚀

23、是必不可少的。.低温下（200）空气中，铜很快被氧化，而且不会形成保护层阻止铜进一步氧化Polycide和 Salicide则是分别指对着不同的形成Silicide 的工艺流程Silicide就是金属硅化物，硅化物是一种具有热稳定性的金属化合物，并且在硅/难熔金属的分界面具有低的电阻率。在硅片制造业中，难熔金属硅化物是非常重要的，因为为了提高芯片性能，需要减小许多源漏和栅区硅接触的电阻。在铝互连技术中，钛和钴是用于接触的普通难熔金属。什么叫做polycide 和 Salicide结构及工艺？他们的优点是什么？如何实现？Polycide一般是由silicide和 poly si组成的多晶硅化物。

24、优点在于：低的电阻，热稳定性好，好的化学稳定性，能与硅形成均匀一致的界面。实现：.多晶硅的沉积和掺杂，PVD 或者 CVD 沉积。.金属硅化物沉积，PVD 或者 CVD 沉积。.热退火。.栅掩模光刻.RIE 刻蚀. S/D 离子注入Salicide（ Self Aligned Silicide）是自对准硅化物的简称。由于在优化超大规模集成电路的性能方面，需要进一步按比列缩小器件的尺寸，因此在源/漏和第一金属层之间电接触的面积是很小的。这个小的接触面积将导致接触电阻增加。一个可提供稳定接触结构、减小源/漏区接触电阻的工艺被称为自对准硅化物技术。它能很好地与露出的源、漏以及多晶硅栅的硅对准。许多芯

25、片的性能问题取决于自对准硅化物的形成Salicide: 它的生成比较复杂，先是完成栅刻蚀及源漏注入以后，以溅射的方式在POLY 上淀积一层金属层（一般为Ti,Co 或 Ni） ，然后进行第一次快速升温退火处理（RTA） ，使多晶硅表面和淀积的金属发生反应，形成金属硅化物。根据退火温度设定，使得其他绝缘层（Nitride 或Oxide）上的淀积金属不能跟绝缘层反应产生不希望的硅化物，因此是一种自对准的过程（does not require lithographic patterningprocesses。）然后再用一种选择性强的湿法刻蚀（NH4OH/H2O2/H20 或 H2SO4/H2O2 的

26、混合液）清除不需要的金属淀积层，留下栅极及其他需要做硅化物的salicide。优点在于：1.自对准。2.s/d 区寄生电阻大大减少3.栅层互联电阻减少，很好的界面，适合应用于短沟道器件。实现过程：.自对准多晶硅生成，。.绝缘介质沉积，RIE 刻蚀形成侧墙。.S/D 区形成.磁控溅镀一层金属在整个晶片的表面.低温快速热退火，使淀积的金属膜与源漏极的硅和栅极的多晶硅反应，而形成金属硅化物. 未参加反应的金属用湿法刻蚀加以去除。.高温快速热退火，形成高电导的金属硅化区polycide:降低栅极电阻salicide：既能降低栅极电阻，又能降低源漏电阻Cu 的优势铜连线的电阻R比铝连线小。铜的电阻率为1

27、.7 /cm，铝的电阻率为3.1 /cm铜连线的寄生电容比铝连线小铜比铝有更低耐电迁移性能，能承受更高的温度铜连线 IC 制造成本低铜连线的双镶嵌（dual damascene ） IC 工艺，比铝连线IC 工艺减少了约20一30的工序，特别是省略了腐蚀铝等难度较大的瓶颈工序铜互连所面临的问题1 铜的污染问题 Cu 是半导体的深能级杂质，对半导体中的载流子具有强的陷阱效应 Cu 在 SiO2 介质中的扩散很快，从而使SiO2 的介电性能严重退化2Cu 引线的图形加工问题，大马士革结构与CMP 技术相结合成功解决了Cu 引线图形的加工问题3Cu 在空气和低温下（200 ）易氧化，不能形成保护层来

28、阻止自身的进一步被氧化和腐蚀Cu 薄膜的沉积）的主要工艺局部平坦化的特点是在一定范围的硅片表面上实现平坦化，主要技术为旋涂玻璃(SOG )法。 SOG 是一种相当于SiO2 的液相绝缘材料，通过类似涂胶的工艺，将其有效地填满凹槽以实现局部平坦化化学机械抛光法(CMP-Chemical-Mechanical Polishing ) ，是一种全面平坦化的技术Cu 的双大马士革工艺流程(Dualdamascene)由于 Cu 不容易形成图形，粘附性不好，易氧化3、部分通孔光刻4、沟槽光刻5、籽晶沉淀6、1、氮化硅或二氧化硅淀积2、通孔光刻Cu 填充8、 Cu 的 CMP半导体薄膜：Si， GaAs介

29、质薄膜: SiO2, BPSG, Si3N4,金属薄膜:Al, Cu对薄膜的要求Uniform thickness across wafer, and wafer-to -wafer. 每一硅片和硅片之间均匀性好Desired composition, low contaminates, good electrical and mechanical properties. 组分 正确，沾污少，电机械性能好Good step coverage （ “ conformal coverag台阶覆盖性好 e ”）Good filling of spaces. 填充性好Planarized films

30、. 平整性好可以用深宽比来描述一个小间隙(如槽或孔)深宽比定义为间隙的深度和宽度的比值高深宽比间隙难淀积均匀厚度的膜APCVD 示意图LPCVDPCVD 或 PECVD ： Plasma-enhanced CVD 等离子体增强化学气相淀积(PECVD) 是指采用(AL) 上淀积Si02。工艺上PECVD 主要用于淀积绝缘层。PEVCD PECVD 通常是用来沉积SiO2 与 Si3N4 等介电质薄膜CVD 过程中使用等离子体的好处.更低的工艺温度(250 450 )；应用范围广.对高的深宽比间隙有好的填充能力(用高密度等离子体)；.淀积的膜对硅片有优良的黏附能力；.高的淀积速率；.少的针孔和空

31、洞，因为有高的膜密度；淀积 SiO2 的方法硅烷法和TEOS 法1、硅烷法：硅烷和氧反应TEOS 法 TEOS 是正硅酸乙脂。分子式为Si(C2H5O) 4 ，室温下是一种液体。可以直接分解生成SiO2 层，用 TEOS 分解法具有温度低，均匀性好，台阶覆盖优良、膜质量好等优点，另一种是通过TEOS 与 O2/O3 反应，来得到SiO2。Si(OC2 H5)4+O2 SiO2 +副产物，产物平整度很好，但反应温度一般大于600多晶硅的化学汽相淀积：利用多晶硅替代金属铝作为MOS 器件的栅极是MOS 集成电路技术的重大突破之一，它比利用金属铝作为栅极的MOS 器件性能得到很大提高，而且采用多晶硅

32、栅技术可以实现源漏区自对准离子注入，使MOS 集成电路的集成度得到很大提高硅化钨熔点高，稳定性好，电阻率低，主要应用在改善金属铝与硅之间的欧姆接触，以及MOS 器件栅极部分的金属层，为降低电阻率，需要经过退火处理。BPSG 中 B 和 P 的作用B：降低回流温度P：阻挡Na 离子淀积金属技术：蒸发和溅射，溅射工艺主要用于溅射刻蚀和薄膜淀积两个方面通常可用光刻次数及所需掩模的个数来表示某生产工艺的难易程度光刻胶对大部分可见光敏感，对黄光不敏感。因此光刻通常在黄光室（Yellow Room） ）内进行光刻是一种图形复印和化学腐蚀相结合的精密表面加工技术。用照相复印的方法将掩模版上的图案转移到硅片表

33、面的光刻胶上，以实现后续的有选择刻蚀或注入掺杂光刻把图形转移到光刻胶上，刻蚀在晶圆上形成电路图形光刻的要求（ 1）高分辨率（ 2）高灵敏度（ 3）精密的套刻对准（ 4）大尺寸硅片上的加工（ 5）低缺陷现有 VLSI 工艺都采用正胶，因为它分辨率高正胶：曝光前不可溶，曝光后可溶负胶：曝光前可溶，曝光后不可溶光刻胶由4 种成分组成：树脂（聚合物材料）感光剂，溶剂，添加剂（减小反射之类的）对负性胶，聚合物曝光后会由非聚合状态变为聚合状态。在大多数负性胶里面，聚合物是聚异戊二烯类型。是一种相互粘结的物质抗刻蚀的物质正性胶的基本聚合物是苯酚甲醛聚合物，也称为苯酚甲醛树脂光刻的基本步骤：1、气相成底膜处理

34、增强涂胶的粘附性2、旋转涂胶(Spin-on PR Coating ) ( PR-Photo-Resist)3、软烘(soft baking)去除光刻胶中的溶剂4、对准和曝光(Alignment) &( Exposure )5. 曝光后烘烤(PEB ， Post Exposure Baking)目的：促进光刻胶的化学反应，提高光刻胶的粘附性并减少驻波6、显影(Development) 显影液溶解部分光刻胶显影三个类型的问题：7、坚膜烘焙(后烘Post baking；硬烘Hard Baking )a.完全蒸发光刻胶中的溶剂b.坚膜保护下表面c.增强光刻胶和硅片表面的粘附性8、显影后检查,分为光学

35、曝光,X 射线曝光,电子束曝光和离子束曝光,又分为接触式曝光,接近式曝光和投影式曝光Contact printingProximity printing projection printing度 (为了保持合适的曝光时间)Scanning Project Printing )Stepping-repeating Project Printing 或Stepper) 。Stepping Scanning ProjecPrinting )UV 紫外光DUV 深紫外光1.光刻胶厚度的不均匀2.驻波效应(standing wave): 干涉的一种在光刻胶的曝光区域内出现相长相消的条纹。光刻胶在显影后，

36、在侧壁会产生波浪状的不平整的现象叫驻波效应减少驻波效应的2 个途径1、抗反射层(Anti Reflection Coating, ARC)2、曝光后烘烤(PEB)基本光学概念1、数值孔径(Numerical Aperture NA) 光学系统的数值孔径描述透镜收集衍射光以及把它投影到硅片上的能力数值孔径越大，图像越清晰2、分辨率-Resolution最小线宽R=K /NA (K 取决光刻系统和光刻胶的性质)提高分辨率，减小最小线宽3、焦深DOF ( Depth of focus )焦深是焦点上面和下面的范围，在这个范围内图像连续的保持清晰，焦深应该穿越光刻胶的上下表面焦深的方程分辨率和焦深是一

37、对矛盾，它们是对图像起关键作用的两个因素，NA 越小，焦深越大，差的分辨 率 ，为提高分辨率 ，减少波长的方法比增加NA 好特征尺寸(CD-critical dimensions )VLSI 对刻蚀的要求刻蚀偏差：薄膜图形和掩蔽膜图形之间的横向尺寸的差异保真度：横向速率越小，保真度越高，即掩膜版上的图形可以不失真的转移到硅片表面选择比：不同材料之间的(纵向)刻蚀速率之比均匀性刻蚀速率：常用埃/分钟表示，刻蚀窗口的深度称为台阶高度刻蚀剖面：指被刻蚀图形的侧壁形状。清洁度横向 (lateral), 纵向 (vertical)两种刻蚀剖面：各向同性和各向异性刻蚀剖面各向同性刻蚀剖面：刻蚀只在垂直于硅

38、片表面的方向进行，只有很少的横向刻蚀各向同性刻蚀(Isotropic etch) 在所有方向刻蚀速率相同(一般针对化学反应)各向异性刻蚀(Anisotropic etch) 在不同方向刻蚀速率不同。(一般针对物理刻蚀，如溅射等)ULSI 对刻蚀的要求得到满意的剖面(desired profile)最小的过腐蚀(undercut) 或偏差(bias)选择性好(Selectivity)均匀性好，可重复性好(Uniform and reproducible)对表面和电路损伤最小(Minimal damage to surface and circuit)干净、安全、经济(Clean, safe an

39、d economical)要兼顾选择性和方向性,优化刻蚀工艺湿法刻蚀：这是各向同性的刻蚀方法，利用化学反应过程去除待刻蚀区域的薄膜材料干法刻蚀：利用等离子体与硅片发生物理或化学反应(或两种反应)除去暴露的表面材料MOS 栅极结构：SiO2+多晶硅金属硅化物大电流密度下，有显著的电迁移现象当直流电流流过金属薄膜时，导电电子与金属离子将发生动量交换，使金属离子沿电子流的方向迁移，这种现象称为金属电迁移电迁移会使金属离子在阳极端堆积，形成小丘或晶须，造成电极间短路，在阴极端由于金属空位的积聚而形成空洞，导致电路开路NPN 晶体管剖面图外延层作用在晶体管的电学参数中，特征频率ft, 饱和压降Uces，最大集电极电流ICM ，击穿电压UBRCEO ，结电容都与集电区的掺杂浓度有关。而且他们对集电区浓度的要求相互矛盾为了获得高的击穿电压、小的结电容，要求集电区电阻率高为了获得小的饱