时序逻辑电路的知识

1、第5章时序逻辑电路学习要点：时序电路的分析方法和设计方法计数器、寄存器等中规模集成电路的逻辑功能和使用方法1概 述一、时序电路的特点1. 定义 任何时刻电路的输出，不仅和该时刻的输入信号有关，而且还取决于电路原来的状态。2. 电路特点(1) 与时间因素 (CP) 有关；(2) 含有记忆性的元件(触发器)。组合逻辑电 路存储电路x1xiy1yjw1wkq1ql输入输出2二、时序电路逻辑功能表示方法1. 逻辑表达式(1) 输出方程(3) 状态方程(2) 驱动方程2. 状态表、卡诺图、状态图和时序图组合逻辑电 路存储电路x1xiy1yjw1wkq1qlx1y1y2JKQ1Q2x21J1KC1CP3三

2、、时序逻辑电路分类1. 按逻辑功能划分：计数器、寄存器、读/写存储器、顺序脉冲发生器等。2. 按时钟控制方式划分：同步时序电路触发器共用一个时钟 CP，要更新状态的触发器同时翻转。异步时序电路电路中所有触发器没有共用一个 CP。3. 按输出信号的特性划分：Moore型Mealy型存储电路Y(tn)输出WQX(tn)输入组合电路CPY(tn)输出CPX(tn)输入存储电路组合电路组合电路41、写方程式5.1 时序电路的基本分析和设计方法5.1.1 时序电路的基本分析方法一、 分析步骤时序电路时钟方程驱动方程状态表状态图时序图特性方程输出方程状态方程计算CP触发沿2、求状态方程3、计算状态表功能说

3、明4、4、画5、6、检查电路能否自启动5二、 分析举例1、写方程式时钟方程输出方程(同步)驱动方程2、求状态方程特性方程(Moore 型)例 5.1.1解1J1KC11J1KC11J1KC1&FF1FF0FF2CPY63、计算状态转换表0 0 010 0 110 1 111 1 111 1 0101 0 00 1 011 0 11001010101000100110111011YCP12(假设初始状态为0)34561274、画状态转换图000001/1011/1111/1110/1100/1/0有效状态和有效循环010101/1/1无效状态和无效循环5、检查电路能否自启动?能自启动：存在无效状

4、态，但没有形成循环。不能自启动：无效状态形成循环。8Mealy型例 5.1.2时钟方程输出方程驱动方程2、状态方程解1、写方程式93、求状态转换表输入现态次态输出SQ2nQ1nQ0nQ2n+1Q1n+1Q0n+1Y1Y200000000111111110 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 00 0 10 1 00 1 11 0 01 0 10 0 01 1 10 0 00 00 00 00 00

5、00 00 00 10 00 00 00 00 01 00 01 14、状态图000001/00010/00011/00100/00101/001100/001110/000/011/101101111/005、能自启动S/Y1Y21/1110000001/00010/00011/00100/00101/001100/001110/000/011/101101111/006、画时序图当 S = 0 时，每 8 个 CP 一个循环；当 S =1 时，每 6 个 CP 一个循环。11例 5.1.3异步时序电路1DC11DC11DC1&FF1FF0FF2CP&解时钟方程驱动方程2、状态方程(CP 有

6、效)(Q0 有效)(CP 有效)1、写方程式12现态次态时钟条件Q2nQ1nQ0nQ2n+1Q1n+1Q0n+1CP2 CP1 CP03、求状态转换表 1nnnQQQ0210=+000 0 10 0 00100 1 01100 1 10011 0 00000010010011 0 11 1 01 1 1011 100101 110 111能自启动4、画状态图5、检查能否自启动146、画时序图000001010 011 100不画无效状态1 2 3 4 5CPQ0Q0Q1Q2155.1.2 时序电路的基本设计方法1. 设计的一般步骤时序逻辑问题逻辑抽象状态转换图（表）状

7、态化简最简状态转换图（表）电路方程式（状态方程）求出驱动方程逻辑电路图检查能否自启动次态卡诺图选定触发器的类型162. 设计举例按如下状态图设计时序电路。000/0/0/0/0/0001010011100101/1解已给出最简状态图，则可省前几个步骤。例 5.1.3.42、选择触发器选JK触发器1、选择时钟若用同步方式，则3、求输出方程4、求状态方程用次态卡诺图求xxxxxx000101011100010001000111100117输出方程00 01 11 1001 Y000001状态方程00 01 11 1001 1010100100011xxxxxx0001010111000100010

8、001111001185、驱动方程(Moore型)6、逻辑图CP1KC1FF1&1JY1J1KC1FF01KC1FF2&1J1&197、检查能否自启动：能自启动110111000/0/120例 5.1.5按如下状态图设计时序电路。000/00001010011100101/00/001/001/001101/001111/000/101/01P/Y1Y2解时钟方程输出方程0100PQ2nQ1nQ0n00 01 11 10000000000001 11 10Y10000PQ2nQ1nQ0n00 01 11 10000001000001 11 10Y2选用上升沿触发的 D 触发器21000/000

9、01010011100101/00/001/001/001101/001111/000/101/01状态方程驱动方程= D0= D1= D2逻辑图等 (略)Q1nQ0n 0 1 10 0 00 1 00 0 1PQ2n00 01 11 100 1 11 0 00 1 00 0 11 1 10 0 01 1 01 0 10001 11 10Q2n+1 Q1n+1 Q0n+1Q1nQ0n 0 1 10 0 00 1 00 0 1PQ2n00 01 11 100 1 11 0 00 1 00 0 11 1 10 0 01 1 01 0 10001 11 10Q2n+1 Q0n+1 Q0n+1Q1nQ

10、0n 0 1 10 0 00 1 00 0 1PQ2n00 01 11 100 1 11 0 00 1 00 0 11 1 10 0 01 1 01 0 10001 11 10Q2n+1 Q1n+1 Q0n+1Q1nQ0n 0 1 10 0 00 1 00 0 1PQ2n00 01 11 100 1 11 0 00 1 00 0 11 1 10 0 01 1 01 0 10001 11 10Q2n+1 Q2n+1 Q0n+1221/1例 5.1.6设计 一个串行数据检测电路，要求输入3 或 3 个以上数据1时输出为 1，否则为 0。解逻辑抽象，建立原始状态图S0 原始状态(0)S1 输入1个1

11、S2 连续输入 2 个 1S3 连续输入 3 或 3 个以上 1S0S1S2S3X 输入数据Y 输出数据0/01/00/01/00/00/01/1状态化简S0S1S20/01/00/01/00/01/10/00/0X/Y23状态分配、状态编码、状态图S0S1S20/01/00/01/00/01/1M = 3，取 n = 2S0 = 00S0 = 01S0 = 110001110/01/00/01/00/01/1选触发器、写方程式选 JK ( ) 触发器,同步方式输出方程Q1nQ0nX0100 01 11 10Y000001Q11Q01状态方程Q1nQ0nxx111101xx000000X010

12、0 01 11 1024驱动方程&逻辑图CPX1Y1J1KC1FF0Q0(Mealy 型)无效状态 1010000/0111/1能自启动Q11KC1FF1&1J25例5.1.7试设计一个时序电路，要求见下图。/0/1/0/0/0000001010100011排列：/Y解：1、选择触发器选3个CP下降沿触发的D触发器2、求时钟方程选异步方案步骤：1）画时序图Q0Q1Q2262）选择时钟脉冲选择时钟脉冲的原则是：在触发器状态要求翻转的地方必须要有CP的有效沿在满足翻转要求的条件下，触发沿越少越好。根据上述原则，可选择的时钟方程是：CP0CPCP1Q0Q0Q1Q2CP2 CP273、求输出方程Q1n

13、Q0nxxx100000100 01 11 104、求状态方程xxxxxxxxx0000111000100010001111001画出次态卡诺图Q1nQ0nxxx010010100 01 11 10Q1nQ0nxxx010100100 01 11 10 xxxQ1nQ0nxxx001000100 01 11 10285、求驱动方程6、画逻辑图1DC11DC11DC1&7、检查自启动295.2 计数器 (Counter)5.2.1 计数器的特点和分类一、计数器的功能及应用能记忆输入时钟（CP）脉冲个数的操作，称为 计数。1、计数的概念：2、计数器能实现计数操作的电子电路称为计数器302. 应用：

14、分频、定时、产生节拍脉冲和脉冲序列、进行数字运算等。二、计数器的特点1. 输入信号：计数脉冲 CPMoore 型2. 主要组成单元：时钟触发器31三、 计数器的分类按数制分：二进制计数器十进制计数器N 进制(任意进制)计数器按计数方式分：加法计数器减法计数器可逆计数 (Up-Down Counter)按时钟控制分：同步计数器 (Synchronous )异步计数器 (Asynchronous )按开关元件分：TTL 计数器CMOS 计数器325.2.2 二进制计数器计数器计数容量、长度或模的概念 计数器能够记忆输入脉冲的数目，即电路的有效状态数 M 。3 位二进制同步加法计数器：0000111

15、1/14 位二进制同步加法计数器：000111/1n 位二进制同步加法计数器：33一、二进制同步计数器(一) 3 位二进制同步加法计数器1、结构示意图与状态图000001010011100101110111/0/0/0/0/0/0/0/1排列：/C2、选择触发器，求方程式34（1）选择触发器选用3个下降沿触发的JK触发器（2）求时钟方程采用同步计数方式（3）求输出方程由状态图可直接得出(4)求状态方程从次态卡诺图来求35000001010011100101110111/0/0/0/0/0/0/0/1000111100100101001110010111011100000011110011001

16、10010001111001010101010001111001001011013、求驱动方程364、画逻辑电路图1J1KC11J1KC11J1KC11C37设计方法二：按计数规律进行级联 CPQ2Q1Q0C0123456780 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0000000010C = Q2n Q1n Q0n Carry向高位的进位来一个CP翻转一次J0= K0 = 1当Q0=1，CP到来即翻转J1= K1 = Q0当Q1Q0=1，CP到来即翻转J2= K2 = Q1Q0= T0= T1= T238J0= K0 =1J1= K1 = Q0J

17、2= K2 = Q1Q0CP1J1KC1FF011J1KC1FF11J1KC1FF2&CQ0Q1Q2Q0Q1Q2串行进位触发器负载均匀CP1J1KC1FF011J1KC1FF11J1KC1FF2&CQ0Q1Q2Q0Q1Q2并行进位低位触发器负载重39(二) 3 位二进制同步减法计数器1、结构示意图与状态图/B000001010011100101110111/0/0/0/0/0/0/0/12、选择触发器、求时钟方程、输出方程、状态方程40（1）选择触发器选用3个下降沿触发的JK触发器（2）求时钟方程采用同步计数方式（3）求输出方程由状态图可直接得出(4)求状态方程从次态卡诺图来求41000111

18、1001000001010011100101110111/0/0/0/0/0/0/0/11111101011000110100010000001111001100110010001111001101010100001111001100001113、求驱动方程424、画逻辑图1J1KC11J1KC11J1KC11B43B = Q2n Q1n Q0nBorrow若用T 触发器：CPQ2Q1Q0B012345670 0 01 1 11 1 01 0 11 0 00 1 10 1 00 0 110000000 向高位发出的借位信号T0 = 1T1=Q0nT2= Q1n Q0n级联规律：CP1J1KC1

19、FF011J1KC1FF11J1KC1FF1&BQ0Q1Q2Q0Q1Q25、级间连接规律44(三) 二进制同步可逆计数器单时钟输入二进制同步可逆计数器加/减控制端加计数T0 = 1、T1= Q0n、 T2 = Q1nQ0n减计数T0 = 1、T1= Q0n、 T2= Q1nQ0nCPQ01J1KC1FF01Q0Q21J1KC1FF2Q2Q11J1KC1FF1Q1U / D 1&1&1&1C/B45双时钟输入二进制同步可逆计数器加计数脉冲减计数脉冲CP0= CPU+ CPD CP1= CPU Q0n + CPD Q0n CP2= CPU Q1n Q0n + CPD Q1n Q0nCPU 和CPD

20、 互相排斥CPU = CP，CPD= 0CPD= CP，CPU= 0CPUQ01J1KC1FF01Q0Q21J1KC1FF21Q2Q11J1KC1FF11Q11&1&1CPD46(四) 集成二进制同步计数器1. 集成 4 位二进制同步加法计数器1 2 3 4 5 6 7 816 15 14 13 12 11 10 974161(3)VCC CO Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D2 D3 CTP 地引脚排列图逻辑功能示意图74161Q0 Q1 Q2 Q3CTTLDCOCPCTPCR D0 D1 D2 D30 0 0 00 0 1 1 0 0 1 1CR = 0Q3

21、Q0 = 0000同步并行置数CR=1，LD=0，CP异步清零Q3 Q0 = D3 D0 1) 74LS161 和 74LS1634774161的状态表 输 入 输 出 注CR LD CTP CTT CP D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1CO 0 1 0 d3 d2 d1d0 1 1 1 1 1 1 0 1 1 0 0 0 0 0 0 d3 d2 d1 d0 计 数 保 持 保 持 0清零置数CR = 1, LD = 1, CP，CTP = CTT = 1二进制同步加法计数CTPCTT = 0CR = 1，LD = 1，保持若 CTT = 0CO = 0若

22、CTT = 174163482) CC4520VDD 2CR 2Q32Q22Q12Q02EN2CP1CP1EN1Q0 1Q1 1Q1Q31CR VSS1 2 3 4 5 6 7 816 15 14 13 12 11 10 9CC4520CC4520Q0 Q1 Q2 Q3EN CP CR使能端也可作计数脉冲输入计数脉冲输入也可作使能端异步清零 输 入 输 出CR EN CPQ3n+1 Q2n+1 Q1n+1 Q0n+1 1 0 1 0 0 0 0 0 1 0 0 0 0加 计 数加 计 数 保 持 保 持 492. 集成 4 位二进制同步可逆计数器1) 74191（单时钟）74191Q0 Q1

23、Q2 Q3U/DLDCO/BOCPCTD0 D1 D2 D3RC加计数时CO/BO= Q3nQ2nQ1nQ0n并行异步置数减计数时CO/BO= Q3nQ2nQ1nQ0nCT = 1,CO/BO = 1时，1 2 3 4 5 6 7 816 15 14 13 12 11 10 974191D1 Q1 Q0 CT U/D Q2 Q3 地VCC D0 CP RC CO/BO LD D2 D3LD CT U/D CP D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 0 d3 d2 d1 d0 1 0 0 1 0 1 1 1 d3 d2 d1 d0加 法 计 数 减 法 计 数 保

24、 持 501 2 3 4 5 6 7 816 15 14 13 12 11 10 974193D1 Q1 Q0 CPD CPU Q2 Q3 地VCC D0 CR BO CO LD D2 D32) 74193(双时钟)CO74193Q0 Q1 Q2 Q3LDCPUCRD0 D1 D2 D3BOCPDCR LD CPU CPD D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1注 1 0 0 d3 d2 d1 d0 0 1 1 0 1 1 0 1 1 1 0 0 0 0 d3 d2 d1 d0 加 法 计 数 减 法 计 数 保 持异步清零异步置数BO =CO=151二、二进制异

25、步计数器(一) 二进制异步加法计数器1、结构示意图与状态图000001010011100101110111/0/0/0/0/0/0/0/1排列：/C2、选择触发器，求方程式52Q2CPQ0Q1CP0 = CPCP1 = Q0CP2 = Q1(1)选择触发器选3个下降触发的JK触发器（2）求时钟方程画时序图000001010011100101110111/0/0/0/0/0/0/0/1（3）求输出方程C = Q2n Q1n Q0n（4）求状态方程由次态卡诺图求000111100100101001110010111011100053000111100100101001110010111011100

26、00001111001100110010001111001010101010001111001001011013、驱动方程J0K01J1K11J2K21541Q01J1KC1FF0Q0Q11J1KC1FF1Q11Q21J1KC1FF2Q21CCP&并行进位CP2=Q1CP1=Q0CP0= CP若采用上升沿触发的 T 触发器4、画逻辑电路图55D 触发器构成的 T 触发器 ( D = Q )， 下降沿触发若改用上升沿触发的 D 触发器？Q0Q1CPFF1FF2C11DC11DQ2FF0C11DQ1Q2&Q0CQ0Q1CPFF1FF2C11DC11DQ2FF0C11DQ1Q2&Q0C56(二) 3

27、 位二进制异步减法计数器1、结构示意图与状态图000001010011100101110111/0/0/0/0/0/0/0/12、选择触发器、求时钟方程、输出方程、状态方程/B排列：571）选择触发器选3个下降沿触发的JK触发器2）求时钟方程画时序图000001010011100101110111/0/0/0/0/0/0/0/1CP58(3)求输出方程由状态图可直接得出（4）求状态方程0001111001111110101100011010001000000111100110011001000111100110101010000111100110000111593、求驱动方程J0K01J1K1

28、1J2K214、画逻辑图1Q01J1KC1FF0Q0Q11J1KC1FF1Q11Q21J1KC1FF2Q21BCP&60CPQ2Q1Q00123456780 0 01 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0用T 触发器 (J = K = 1) 上升沿触发CP0= CPCP1= Q0CP2= Q1B = Q2n Q1n Q0n二进制异步计数器级间连接规律计数规律T 触发器的触发沿上升沿下降沿加法计数CPi = Qi-1CPi = Qi-1减法计数CPi = Qi-1CPi = Qi-11Q01J1KC1FF0Q0Q11J1KC1FF1Q11Q21J1KC1F

29、F2Q21BCP&611 2 3 4 5 6 714 13 12 11 10 9 874197CT/LD Q2 D2 D0 Q0 CP1 地VCC CR Q3 D3 D1 Q1 CP074197Q0 Q1 Q2 Q3CRCP1D0 D1 D2 D3CP0CT/LD(三) 集成二进制异步计数器74197、74LS197计数/置数异步清零异步置数加法计数二 八 十六进制计数62二-八-十六进制计数器的实现M = 2计数输出：M = 8计数输出：Q1Q1Q21J1KC1FF2Q21Q31J1KC1FF3Q3111J1KC1FF1CP1CP011J1KC1FF0Q0Q0M = 16计数输出：其它：74

30、177、74LS177、74293、74LS293 等。635.2.3 十进制计数器（8421BCD 码）一、十进制同步计数器(一) 十进制同步加法计数器00000001/00010/00011/00100/00101/00110/0011110001001/0/0/0/12、状态图1、结构示意图/C排列：643）求输出方程3、选择触发器，求时钟方程、输出方程、状态方程1）选择触发器选择下降沿、JK 触发器2）求时钟方程4)求状态方程从次态卡诺图求6500000001/00010/00011/00100/00101/00110/0011110001001/0/0/0/1000111100011

31、011000010010010001010110100010010000001101110001111000011110100111001000011110000111100101011000000111100001111000101110006600011110000111100000000110000111100011011000010010010001010110100010010000001101114、求驱动方程5、画逻辑图CP1KC1FF2&1JC1J1KC1FF01KC1FF3&1J1&Q1Q01KC1FF1&1J&Q2Q3Q367将无效状态1010 1111代入状态方程：101

32、010110100111011111000110010110100能自启动6、检查能否自启动68(二) 十进制同步减法计数器00001001/11000/00111/00110/00101/00100/0001100100001/0/0/0/02、状态图1、结构示意图/B排列：693）求输出方程3、选择触发器，求时钟方程、输出方程、状态方程1）选择触发器选择下降沿、JK 触发器2）求时钟方程4)求状态方程从次态卡诺图求70000111100011011000010010010001010110100010010000001101110001111000011110100111001000001

33、001/11000/00111/00110/00101/00100/0001100100001/0/0/0/00001111000011110000111100001111000101001100000100111714、求驱动方程00011110000111101000010000000111100011011000010010010001010110100010010000001101115、画逻辑图72(四) 集成十进制同步计数器74160、741621 2 3 4 5 6 7 816 15 14 13 12 11 10 974160(2)VCC CO Q0 Q1 Q2 Q3 CTT L

34、DCR CP D0 D1 D2 D3 CTP 地异步清零功能：(74162 同步清零)同步置数功能：同步计数功能：保持功能：进位信号保持进位输出低电平1. 集成十进制同步加法计数器732. 集成十进制同步可逆计数器(1) 74190 (单时钟，引脚与74191相同)异步并行置数功能：同步可逆计数功能：加法计数减法计数保持功能：1 2 3 4 5 6 7 816 15 14 13 12 11 10 974191D1 Q1 Q0 CT U/D Q2 Q3 地VCC D0 CP RC CO/BO LD D2 D374(2) 74192 (双时钟，引脚与74193相同)1 2 3 4 5 6 7 81

35、6 15 14 13 12 11 10 974193D1 Q1 Q0 CPD CPU Q2 Q3 地VCC D0 CR BO CO LD D2 D3异步清零功能：异步置数功能：同步可逆计数功能：加法计数减法计数保持功能751 2 3 4 5 6 714 13 12 11 10 9 874290S9A S9B Q2 Q1 地VCC R0B R0A CP1 CP0Q0 Q3二*、十进制异步计数器(三) 集成十进制异步计数器异步清零功能S9A S9BQ0 Q1 Q2 Q3R0B R0AM1=2M1 = 5CP0CP11 1 0 0 0 0异步置“9”功能 1 11 0 0 1异步计数功能M = 2M

36、 = 5M = 10CPCPCPCP761 2 3 4 5 6 714 13 12 11 10 9 874290S9A S9B Q2 Q1 地VCC R0B R0A CP1 CP0Q0 Q3二*、十进制异步计数器(三) 集成十进制异步计数器异步清零功能S9A S9BQ0 Q1 Q2 Q3R0B R0AM1=2M1 = 5CP0CP11 10 0 0 0异步置“9”功能1 11 0 0 1异步计数功能M = 2M = 5M = 10CPCPCPCP775.2.4 N 进制计数器方法用触发器和门电路设计用集成计数器构成清零端置数端(同步、异步)同步置数异步清零六进制计数器七进制计数器例 利用EWB

37、观察同步和异步归零的区别。78一、利用同步清零或置数端获得 N 进制计数思 路：当 M 进制计数到 SN 1 后使计数回到 S0 状态2. 求归零逻辑表达式；1. 写出状态 SN 1 的二进制代码；3. 画连线图。步 骤：例 用4位二进制计数器 74163 构成十二进制计数器。解：1. = 10112. 归零表达式：3. 连线图74163Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CR1&同步清零同步置零79二、利用异步清零或置数端获得 N 进制计数 当计数到 SN 时，立即产生清零或置数信号， 使返回 S0 状态。（瞬间即逝）思 路：步 骤：1. 写出状态 SN 的二

38、进制代码；2. 求归零逻辑表达式；3. 画连线图。例 用二-八-十六进制异步计数器74197构成十二进制计数器。74197Q0 Q1 Q2 Q3CP0D0 D1 D2 D3CRCPCP1LDCT/&状态S12的作用：产生归零信号异步清零异步置零80(一) 归零法存在的问题和解决办法 各触发器的动态特性和带负载情况不尽相同，且有随机干扰信号，造成有的触发器已归零，有的不能归零。74161Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CR11&1 1 001一种提高归零可靠性的方法&QQSR计到 S12 = 1100 前：10101计到 S12 = 1100时()：1 101

39、0001CP = 0 之后：01100有足够的时间归零三、提高归零可靠性和计数容量的扩展思路：用 RS 触发器暂存清零信号，保证有足够的归零时间。81(二) 计数容量的扩展1. 集成计数器的级联74161(1) Q0 Q1 Q2 Q3CTTLDCOCP CTP D0 D1 D2 D3CRQ4 Q5 Q6 Q774161(0)Q0 Q1 Q2 Q3CTTLDCOCP CTP D0 D1 D2 D3CRQ0 Q1 Q2 Q3CP11111CO016 16 = 25674290(个位) Q0 Q1 Q2 Q3S9A S9B R0B R0ACP0CP1CP74290 (十位) Q0 Q1 Q2 Q3S

40、9A S9B R0B R0ACP0CP1Q0 Q1 Q2 Q3Q0 Q1 Q2 Q31 2 4 810 20 40 8010 10 = 100822. 利用级联获得大容量 N 进制计数器1) 级联 N1 和 N2 进制计数器，容量扩展为 N1 N2N1进制计数器N2进制计数器CP进位CCP例用 74290 构成 六十 进制计数器74290Q0 Q1 Q2 Q3S9A S9B R0B R0ACP0CP1CP74290 Q0 Q1 Q2 Q3S9A S9B R0B R0ACP0CP1Q0 Q1 Q2 Q3Q0 Q1 Q2 Q3N1= 10N2 = 6个位十位异步清零个位芯片应逢十进一60 = 6

41、10 = N1 N2 = N 832) 用归零法或置数法获得大容量的 N 进制计数器例 试分别用 74161 和 74162 接成六十进制计数器。Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ4 Q5 Q6 Q774161(0)Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ0 Q1 Q2 Q3CP111CO074161(1)用 SN 产生异步清零信号：用 SN1 产生同步置数信号：&11&先用两片74161构成 256 进制计数器8474162 同步清零，同步置数。再用归零法将M = 100改为N = 60进制计数器，即用SN1产生同步清

42、零、置数信号。先用两片74162构成 1010 进制计数器，Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ4 Q5 Q6 Q774162(0)Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ0 Q1 Q2 Q3CP111CO074162(1)11&11851. 同步 清零(或置数)端计数终值为 SN1 异步 清零(或置数)端计数终值为 SN2. 用集成 二进制 计数器扩展容量后， 终值 SN (或 SN1 )是二进制代码；用集成十进制计数器扩展容量后，终值 SN (或SN1 )的代码由个位、十位、百位的十进制数对应的 BCD 代码构成。注意

43、865.3 寄存器和读/写存储器(Register and Random Access Memory)5.3.1 寄存器的主要特点和分类一、 概念和特点(一) 概念寄存：把二进制数据或代码暂时存储起来。寄存器：具有寄存功能的电路。(二) 特点 主要由触发器构成,一般不对存储内容进行处理。并行输入并行输出FF0 FF1 FFn1D0 D1 Dn1 Q0 Q1 Qn1 控制信号1 0 1 01 0 1 001010101串行输入串行输出87二、 分类(一) 按功能分基本寄存器移位寄存器(并入并出)(并入并出、并入串出、 串入并出、串入串出)(二) 按开关元件分TTL 寄存器CMOS 寄存器基本寄存

44、器移位寄存器多位 D 型触发器锁存器寄存器阵列单向移位寄存器双向移位寄存器基本寄存器移位寄存器(多位 D 型触发器)(同 TTL)885.3.2 基本寄存器 一个触发器可以存储 位二进制信号；寄存 n 位二进制数码，需要 个触发器。1 n一、4 边沿 D 触发器 (74175、74LS175)C11DD0Q0Q0RDC11DD1Q1Q1C11DD2Q2Q2C11DD3Q3Q3RDRDRDFF0FF1FF2FF311CPCR异步清零00000同步送数1d0d1d2d3保 持特点：并入并出，结构简单，抗干扰能力强。89二 、双 4 位锁存器 (74116)Latch(一) 引脚排列图和逻辑功能示意

45、图74116Q0 Q1 Q2 Q3CRLEAD0 D1 D2 D3LEB异步清零送数控制数码并行输入数码并行输出(二) 逻辑功能清零送数保持90三、 4 4 寄存器阵列 (74170、74LS170)(一) 引脚排列图和逻辑功能示意图74170 Q0 Q1 Q2 Q3ENRD0 D1 D2 D3ENWAW0AW1AR0AR1并行数码输入数 码 输 出AW0、AW1 写入地址码AR0、AR1 读出地址码ENW 写入时钟脉冲ENR 读出时钟脉冲91(二) 逻辑功能16个D锁存器 构成存储矩阵能存放4个字: W0、W1、W2、W3Q0 Q1 Q2 Q3ENRD0 D1 D2 D3ENWAW0AW1A

46、R0AR1FF00FF01FF02FF03FF10FF11FF12FF13FF20FF21FF22FF23FF30FF31FF32FF330000 0 0 10 0 0 1010 0 1 00 0 1 0100 1 0 00 1 0 0111 0 0 01 0 0 01写 入 禁 止000 0 0 0 101 0 0 1 010 0 1 0 011 1 0 0 01 1 1 1 1特点: 能同时进行读写; 集电极开路输出每个字有4位：92 5.3.3 移位寄存器一、单向移位寄存器右移寄存器Q0Q1Q2Q3C11DFF0CPC11DFF1C11DFF2C11DFF3时钟方程驱动方程状态方程Di0

47、0000000101110000000011110000000101100000110110000010100000100000010000093左移寄存器Di左移输入左移输出驱动方程状态方程主要特点：1. 输入数码在 CP 控制下，依次右移或左移； 2. 寄存 n 位二进制数码。N 个CP完成串行输入，并可从Q0Q3 端获得并行输出，再经 n 个CP又获得串行输出。3. 若串行数据输入端为 0，则 n 个CP后寄存器被清零。Q3CPQ0Q1Q2C11DFF0C11DFF1C11DFF2C11DFF394二、双向移位寄存器(自学)三、集成移位寄存器(一) 8 位单向移位寄存器 74164DSA

48、 DSB Q0 Q1 Q2 Q3 地1 2 3 4 5 6 714 13 12 11 10 9 874164VCC Q7 Q6 Q5 Q4 CR CP74164Q7Q6Q5Q4Q3Q2Q1Q0CP CRDSA DSB异步清零0 0 0 0 0 0 0 0保持不变0 1（二）4 位双向移位寄存器 74LS194(略) 1送数955.3.4 移位寄存器型计数器结构示意图Q0Q1Qn1C11DFF0CPC11DFF1C11DFFn1反馈逻辑电路Dn1D0D1特点：电路结构简单，计数顺序一般为非自然态序，用途极为广泛。96一、环形计数器(一) 电路组成Q0Q1Q2Q3C11DFF0CPC11DFF1C

49、11DFF2C11DFF3(二) 工作原理1000010000100001有效循环000011110101101011000110001110011101111001111011无效循环97(三) 能自启动的环型计数器Q0Q1Q2Q3C11DFF0CPC11DFF1C11DFF2C11DFF3&Q0Q1Q2Q3111001110011111111011100011010000001010000100000100110100101101198二、扭环形计数器Q0Q1Q2Q3C11DFF0CPC11DFF1C11DFF2C11DFF3 0000100011001110 00010011011111

50、1101001010 1101 0110 1001 001001011011有效循环无效循环克服自启动电路：P326 图5.3.16三、最大长度移位寄存器型计数器 (略)995.3.5 读/写存储器 RAM(Random Access Memory)存储单元 存放一位二进制数的基本单元(即位)。存储容量 存储器含存储单元的总个(位)数。存储容量 = 字数（word） 位数（bit） 地址 存储器中每一个字的编号2561，2564 一共有 256 个字，需要 256 个地址10244，10248 一共有 1024 个字，需要 1024 个地址地址译码 用译码器赋予每一个字一个地址N 个地址输入，

51、能产生 2N 个地址一元地址译码(单向译码、基本译码、字译码)二元地址译码(双向译码、位译码) 行译码、列译码100一、RAM 的结构存储矩阵读/写控制器地址译码器地址码输入片选读/写控制输入/输出CS R / W I / O 101例 对 256 4 存储矩阵进行地址译码一元地址译码D3D2D1D0W0W1W256译码器0 0 1 11 0 1 00 1 1 1A0A1A710.0W11 0 1 08线 256线缺点: n 位地址输入的译码器,需要 2n 条输出线。1 0 1 0二元地址译码Y0Y1 Y15A0A1A2A3X0X1X15行译码器A4 A5 A6 A7列译码器Dout4线 16

52、线1 0.01 0 0 8 位地址输入的地址译码器,只有 32条输出线。10225 (32) 根行选择线10 根地址线 2n (1024)个地址25 (32)根列选择线1024 个字排列成 32 32 矩阵当 X0 = 1，Y0 = 1 时，对 0-0 单元读(写)当X31 = 1，Y31 = 1时，对 31-31 单元读(写)例 1024 1 存储器矩阵103T1T3T2T4T5T6T7T8VDDVGGDDXiYi1. 六管 NMOS 存储单元基本RS触发器T1T3T2T4VDDVGG1导通0截止0截止1导通特点：断电后数据丢失二、RAM的存储单元(一) 静态存储单元1042. 六管 CMO

53、S 存储单元T1T3T2T4T5T6T7T8VDDDDXiYiNP特点： PMOS 作 NMOS负载，功耗极小，可在交流电源断电后,靠电池保持存储数据.105(二) 动态存储单元1. 四管动态存储单元T5、T6 控制对位线的预充电存储单元VDDT1T2T3T4T5T6T7T8DDXiYi位线B位线BCBCB预充脉冲C1C21导通0截止T3、T4 门控管控制存储单元与位线的连通T7、T8 门控管控制位线与数据线的连通1101若无预充电，在“读”过程中 C1 存储的电荷有所损失，使数据 “1”被破坏，而预充电则起到给 C1 补充电荷的作用，即进行一次刷新。利用MOS管栅极电容存储信息。存储信息的“

54、读”、“写”过程106存储单元2. 三管动态存储单元T1T2T3T4写位线CBVDD读位线写字线读字线C读操作:先使读位线预充电到高电平当读字线为高电平时， T3 导通若 C 上存有电荷 (1)使 T2 导通, 则 CB 放电, 使读位变为低电平 (0)若 C 上没有电荷 (0)使 T2 截止, 则 CB 不放电, 使读位线保持高电平 (1)写操作:当写字线为高电平时 T1 导通将输入信号送至写位线，则将信息存储于 C 中107三、RAM 容量的扩展(一) 位扩展地址线、读/写控制线、片选线并联输入/ 输出线分开使用如：用 8 片 1024 1 位 RAM 扩展为 1024 8 位 RAMI

55、/ O10241(0)A0A1 A9R/WCSI / O10241(1)A0A1A9 R/WCSI / O10241(7)A0A1A9 R/WCSA0A1.A9CSR / W00I0I1I7D0D710O0O1O7D0D7108 (二) 字扩展四、RAM 芯片举例1091234567891011122423222120191817161514136116A7A6A5A4A3A2A1 A0D0D1D2GNDVDDA8A9WEOEA10CS D7D6D5D4D3片 选输出使能写入控制输入工作方式I / OCS OE WE A0A10D0D71 0 0 1 稳定0 0 稳定低功耗维持读写高阻态输出输

56、入1105.4 顺序脉冲发生器、 三态逻辑和微机总线接口5.4.1 顺序脉冲发生器顺序脉冲分类计数型移位型111一、计数型顺序脉冲发生器(一) 由四进制计数器( JK 触发器) 和译码器构成Y0CP1J1KC1FF01J1KC1FF1&11RDRD1CR&Y1Y2Y3CPQ0Q1Y0Y1Y2Y3112(二) 由 D 触发器和译码器构成C11DQ0Q0RDC11DQ1Q1FF0FF1=1CPCRRD111Y0&Y1Y2Y3结果与前同防止竞争冒险113二、移动位型顺序脉冲发生器C11DQ0C11DQ1C11DQ2C11DQ3FF0FF1FF2FF3CPCRRRRR1 状态图同环型计数器，能自启动，

57、只有 4 个有效状态，但不需译码器。(一) 由环型计数器构成CPQ0Q1Q2Q3(二) 由扭环型计数器构成（略）114三、用 MSI 构成顺序脉冲发生器D0D1D2D3LDCRCTTCTPQ0Q1Q2Q3CO74LS16374LS138STASTBSTCY0Y1Y2Y3Y4Y5Y6Y71D2D3D4D5D6D7D8DCP174LS374EN1Q2Q3Q4Q5Q6Q7Q8Q3位二进制计数译码缓冲寄存1155.4.2 三态逻辑和微机总线接口一、总线结构总线是多条数据线或地址线控制信号线的简称。(一) 总线表示方法公用导线设备 1设备 2总线设备 1设备 2(二) 设备性质与总线双向设备可读出,可写

58、入输出设备只“读出”总 线输入设备只“写入”116(三) 常用器件与总线的连接1. 两个以上TTL(CMOS)器件输出端不能与同一根总线连接;2. OC门和 OD门 可以输出端并联(线)后连接总线;3. 三态逻辑器件的输出端可以连接同一根总线;二、三态器件和总线设计(一) 三态器件三态: 高电平、低电平、高阻态三态缓冲器的逻辑符号曾用国标美国原码输出高电平使能EN1原码输出低电平使能EN1反码输出高电平使能EN1反码输出低电平使能EN1117(二) 总线设计例 1 利用译码器实现 8 个数据共享一根总线74LS138STASTBSTCY0Y1Y2Y3Y4Y5Y6Y7PQRSTUVWA0A1A2

59、EN1EN1.总线000100010110001101011111100118设备 2设备 4设备 3三态锁存译码ENEN输出信号输出信号输入信号输入信号三态锁存设备选择ENEN设备 1CP选通例 2 典型微型计算机总线电路高阻态0011119双向总线寄存器CC4034AEA / BA / SP / SDSCP端口A端口BBUS 1BUS 2例3 两总线间数据双向传送电路CC4034：带有总线结构的通用寄存器高阻态A组数据选通01传输方向控制10异步同步控制1并行串行控制串行数据输入数据传输与CP无关00/1CP选通数据 同步传输120015.5 可编程时序逻辑电路5.5.1 可编程计数器一、

60、可编程同步加法计数器A0B0A1B1A2B2A3B3CC14585A BA0A1A2A374161Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CR11A B若 N = 1100110 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 0100 0 0 001121二、可编程同步减法计数器利用集成减法或可逆计数器的预置数功能实现。如二进制减法计数器 CC14526 ：CC14526Q0 Q1 Q2 Q3CPBOCPCFD0 D1 D2 D31ENC