硬件描述语言HDL的现状与发展

1、.：.；硬件描画言语HDL的现状与开展摘要：从数字系统设计的性质出发，结合目前迅速开展的芯片系统，比较、研讨各种硬件描画言语；详细论述各种言语的开展历史、体系构造和设计方法；讨论未来硬件描画言语的开展趋势，同时针对国内EDA根底薄弱的现状，在硬件描画言语方面作了一些有益的思索。关键词：ASIC 硬件描画言语HDL Verilog HDL VHDL SystemC Superlog 芯片系统SoC引 言硬件描画言语HDL是一种用方式化方法描画数字电路和系统的言语。利用这种言语，数字电路系统的设计可以从上层到下层从笼统到详细逐层描画本人的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后

2、，利用电子设计自动化EDA工具，逐层进展仿真验证，再把其中需求变为实践电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用公用集成电路ASIC或现场可编程门阵列FPGA自动规划布线工具，把网表转换为要实现的详细电路布线构造。目前，这种高层次(high-level-design)的方法已被广泛采用。据统计，目前在美国硅谷约有90%以上的ASIC和FPGA采用硬件描画言语进展设计。硬件描画言语HDL的开展至今已有20多年的历史，并胜利地运用于设计的各个阶段：建模、仿真、验证和综合等。到20世纪80年代，已出现了上百种硬件描画言语，对设计自动化曾起到了极大的促进和推进作用。但是，这些言语

3、普通各自面向特定的设计领域和层次，而且众多的言语运用户无所适从。因此，急需一种面向设计的多领域、多层次并得到普遍认同的规范硬件描画言语。20世纪80年代后期，VHDL和Verilog HDL言语顺应了这种趋势的要求，先后成为IEEE规范。如今，随着系统级FPGA以及系统芯片的出现，软硬件协调设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计结合。硬件描画言语为顺应新的情况，迅速开展，出现了很多新的硬件描画言语，像Superlog、SystemC、Cynlib C+等等。终究选择哪种言语进展设计，整个业界正在进展猛烈的讨论。因此，完全有必要在这方面作一些比较研讨，

4、为EDA设计做一些有意义的任务，也为开展我们未来的芯片设计技术打好根底。1 目前HDL开展情况目前，硬件描画言语可谓是百花齐放，有VHDL、Superlog、Verilog、SystemC、Cynlib C+、C Level等等。虽然各种言语各有所长，但业界对究竟运用哪一种言语进展设计，却莫衷一是，难有定论。而比较一致的意见是，HDL和C/C+言语在设计流程中实现级和系统级都具有各自的用武之地。问题出如今系统级和实现级相衔接的地方：什么时候将运用中的一种言语停下来，而开场运用另外一种言语？或者干脆就直接运用一种言语？如今看来得出结论仍为时过早。在2001年举行的国际HDL会议上，与会者就运用何

5、种设计言语展开了生动、猛烈的争辩。最后，与会者投票表决：假设要启动一个芯片设计工程，他们情愿选择哪种方案?结果，仅有2票或3票赞成运用SystemC、Cynlib和C Level设计；而Superlog和Verilog各自获得了约20票。至于以后会是什么情况，连会议主持人John Cooley也明确表示：“5年后，谁也不知道这个星球会发生什么事情。各方人士各持己见：为Verilog辩护者以为，开发一种新的设计言语是一种浪费；为SystemC辩护者以为，系统级芯片SoC快速增长的复杂性需求新的设计方法；C言语的赞扬者以为，Verilog是硬件设计的汇编言语，而编程的规范很快就会是高级言语，Cyn

6、lib C+是最正确的选择，它速度快、代码精简；Superlog的捍卫者以为，Superlog是Verilog的扩展，可以在整个设计流程中仅提供一种言语和一个仿真器，与现有的方法兼容，是一种进化，而不是一场革命。当然，以上一切的讨论都没有提及模拟设计。假设想设计带有模拟电路的芯片，硬件描画言语必需有模拟扩展部分，像Verilog HDL-A，既要求可以描画门级开关级，又要求具有描画物理特性的才干。2 几种代表性的HDL言语2.1 VHDL早在1980年，由于美国军事工业需求描画电子系统的方法，美国国防部开场进展VHDL的开发。1987年，由IEEEInstitute of Electrical

7、 and Electro- nics Engineers将VHDL制定为规范。参考手册为IEEE VHDL言语参考手册规范草案1076/B版，于1987年同意，称为IEEE 1076-1987。该当留意，起初VHDL只是作为系统规范的一个规范，而不是为设计而制定的。第二个版本是在1993年制定的，称为VHDL-93，添加了一些新的命令和属性。虽然有“VHDL是一个4亿美圆的错误这样的说法，但VHDL毕竟是1995年以前独一制定为规范的硬件描画言语，这是它不争的现实和优势；但同时它确实比较费事，而且其综合库至今也没有规范化，不具有晶体管开关级的描画才干和模拟设计的描画才干。目前的看法是，对于特大

8、型的系统级数字电路设计，VHDL是较为适宜的。本质上，在底层的VHDL设计环境是由Verilog HDL描画的器件库支持的，因此，它们之间的互操作性非常重要。目前，Verilog和VDHL的两个国际组织OVI、VI正在谋划这一任务，预备成立专门的任务组来协调VHDL和Verilog HDL言语的互操作性。OVI也支持不需求翻译，由VHDL到Verilog的自在表达。2.2 Verilog HDLVerilog HDL是在1983年，由GDAGateWay Design Automation公司的Phil Moorby首创的。Phil Moorby后来成为Verilog-XL的主要设计者和Cad

9、ence公司的第一合伙人。在19841985年，Phil Moorby设计出了第一个名为Verilog-XL的仿真器；1986年，他对Verilog HDL的开展又作出了另一个宏大的奉献：提出了用于快速门级仿真的XL算法。随着Verilog-XL算法的胜利，Verilog HDL言语得到迅速开展。1989年，Cadence公司收买了GDA公司，Verilog HDL言语成为Cadence公司的私有财富。1990年，Cadence公司决议公开Verilog HDL言语，于是成立了OVIOpen Verilog International组织，担任促进Verilog HDL言语的开展。基于Veri

10、log HDL的优越性，IEEE于1995年制定了Verilog HDL的IEEE规范，即Verilog HDL 4-1995；2001年发布了Verilog HDL 4-2001规范。在这个规范中，参与了Verilog HDL-A规范，使Verilog有了模拟设计描画的才干。2.3 Superlog开发一种新的硬件设计言语，总是有些冒险，而且未必可以利用原来对硬件开发的阅历。能不能在原有硬件描画言语的根底上，结合高级言语C、C+甚至Java等言语的特点，进展扩展，到达一种新的系统级设计言语规范呢?Superlog就是在这样的背景下研制开发的系统级硬件描画言语。Verilog言语的首创者Phi

11、l Moorby和Peter Flake等硬件描画言语专家，在一家叫Co-Design Automation的EDA公司进展协作，开场对Verilog进展扩展研讨。1999年，Co-Design公司发布了SUPERLOGTM系统设计言语，同时发布了两个开发工具：SYSTEMSIMTM和SYSTEMEXTM。一个用于系统级开发，一个用于高级验证。2001年，Co-Design公司向电子产业规范化组织Accellera发布了SUPERLOG扩展综合子集ESS，这样它就可以在今天Verilog言语的RTL级综合子集的根底上，提供更多级别的硬件综合笼统级，为各种系统级的EDA软件工具所利用。至今为止，

12、已超越15家芯片设计公司用Superlog来进展芯片设计和硬件开发。Superlog是一种具有良好前景的系统级硬件描画言语。但是不久前，由于整个IT产业的滑坡，EDA公司进展大的整合，Co-Design公司被Synopsys公司兼并，情势又变得扑朔迷离。2.4 SystemC随着半导体技术的迅猛开展，SoC曾经成为当今集成电路设计的开展方向。在系统芯片的各个设计中，像系统定义、软硬件划分、设计实现等，集成电路设计界不断在思索如何满足SoC的设计要求，不断在寻觅一种能同时实现较高层次的软件和硬件描画的系统级设计言语。 SystemC正是在这种情况下，由Synopsys公司和CoWare公司积极呼

13、应目前各方对系统级设计言语的需求而协作开发的。1999年9月27日，40多家世界著名的EDA公司、IP公司、半导体公司和嵌入式软件公司宣布成立“开放式SystemC联盟。著名公司Cadence也于2001年参与了SystemC联盟。SystemC从1999年9月联盟建立初期的0.9版本开场更新，从1.0版到1.1版，不断到2001年10月推出了最新的2.0版。3 各种HDL言语的体系构造和设计方法3.1 SystemC一切的SystemC都是基于C+的；图1中的上层构架都是很明确地建立在下层的根底上；SystemC内核提供一个用于系统体系构造、并行、通讯和同步时钟描画的模块；完全支持内核描画以

14、外的数据类型、用户定义数据类型；通常的通讯方式，如信号、FIFO，都可以在内核的根底上建立，经常运用的计算模块也可以在内核根底上建立；假设需求，图1中较低层的内容不依赖上层就可以直接运用。实践运用中，SystemC由一组描画类库和一个包含仿真核的库组成。在用户的描画程序中，必需包括相应的类库，可以经过通常的ANSI C+编译器编译该程序。SystemC提供了软件、硬件和系统模块。用户可以在不同的层次上自在选择，建立本人的系统模型，进展仿真、优化、验证、综合等等。3.2 SuperlogSuperlog集合了Verilog的简约、C言语的强大、功能验证和系统级构造设计等特征，是一种高速的硬件描画

15、言语。其体系构造如图2。 Verilog 95和Verilog 2K。Superlog是Verilog HDL的超集，支持最新的Verilog 2K的硬件模型。 C和C+言语。Superlog提供C言语的构造、类型、指针，同时具有C+面对对象的特性。 Superlog扩展综合子集ESS。ESS提供一种新的硬件描画的综合笼统级。 强大的验证功能。自动测试基准，如随机数据产生、功能覆盖、各种专有检查等。 Superlog的系统级硬件开发工具主要有Co- Design Automation公司的SYSTEMSIMTM和SYSTEMEXTM，同时可以结合其它的EDA工具进展开发。3.3 Verilog

16、和VHDL这两种言语是传统硬件描画言语，有很多的书籍和资料可以查阅参考，这里不多引见。4 目前可取可行的战略和方式按传统方法，我们将硬件笼统级的模型类型分为以下五种： 系统级system用言语提供的高级构造实现算法运转的模型； 算法级algorithm用言语提供的高级构造实现算法运转的模型； RTL级Register Transfer Level描画数据在存放器之间流动和如何处置、控制这些数据流动的模型。以上三种都属于行为描画，只需RTL级才与逻辑电路有明确的对应关系。 门级gate-level描画逻辑门以及逻辑门之间的衔接模型。与逻辑电路有确切的衔接关系。以上四种，数字系统设计工程师必需掌握

17、。 开关级switch-level描画器件中三极管和存储节点以及它们之间衔接的模型。与详细的物理电路有对应关系，工艺库元件和宏部件设计人员必需掌握。根据目前芯片设计的开展趋势，验证级和综合笼统级也有能够成为一种规范级别。由于它们适宜于IP核复用和系统级仿真综合优化的需求，而软件嵌入式、固件式也越来越成为一个和系统亲密相关的笼统级别。 目前，对于一个系统芯片设计工程，可以采用的方案包括以下几种： 最传统的方法是，在系统级采用VHDL，在软件级采用C言语，在实现级采用Verilog。目前，VHDL与Verilog的互操作性曾经逐渐走向规范化，但软件与硬件的协调设计还是一个很具挑战性的任务，由于软件

18、越来越成为SOC设计的关键。该方案的特点是：风险小，集成难度大，与原有方法完全兼容，有现成的开发工具；但工具集成由开发者自行担任完成。 系统级及软件级采用Superlog，硬件级和实现级均采用Verilog HDL描画，这样和原有的硬件设计可以兼容。只需重新采购两个Superlog开发工具SYSTEMSIMTM和SYSTEMEXTM即可。该方案特点是风险较小，易于集成，与原硬件设计兼容性好，有集成开发环境。 系统级和软件级采用SystemC，硬件级采用SystemC与常规的Verilog HDL相互转换，与原来的软件编译环境完全兼容。开发者只需求一组描画类库和一个包含仿真核的库，就可以在通常的

19、ANSI C+编译器环境下开发；但硬件描画与原有方法完全不兼容。该方案特点是风险较大，与原软件开发兼容性好，硬件开发有风险。 5 未来开展和技术方向微电子设计工业的设计线宽曾经从0.25m向 0.18m变化，而且正在向0.13m和90nm的目的努力迈进。到0.13m这个目的后，90%的信号延迟将由线路互连所产生。为了设计任务频率近2GHz的高性能电路，就必需处理感应、电迁移和衬底噪声问题同时还有设计复杂度问题。未来几年的设计中所面临的挑战有哪些？规范组织怎样去面对？当设计线宽降到0.13m，甚至更小时，将会出现四个主要的趋势： 设计再利用； 设计验证包括硬件和软件； 互连问题将决议对时间、电源

20、及噪声要求； 系统级芯片设计要求。满足未来设计者需求的设计环境将是多家供应商提供处理方案的方式，由于涉及的问题面太广且太复杂，没有哪个公司或实体可以独立处理。实践上，人们完全有理由以为，对下一代设计问题处理方案的奉献，根底研讨活动与独立产业的作用将同等重要。以后，EDA界将在以下三个方面开展任务。 互用性规范。一切处理方案的根底，是设计工具开发过程的组件互用性规范。我们知道，EDA工业采用的是工业上所需求的规范，而不论规范是谁制定的。但是，当今市场的迅速开展正在将优势转向那些提供规范时能做到快速顺应和技术领先的组织。处于领先的公司正在有目的地向这方面投资，那些没有参与开发这些规范的公司那么必需单独承当风险。 扩展其高级库格式ALF规范，使其包含物理领域的信息，是EDA开发商可以努力于处理互连