RF讲座三PLL频率合成技术解析课件

1、专题三：PLL频率合成技术第1页，共65页。一、频率合成技术概述二、PLL基本原理三、PLL频率合成器第2页，共65页。一、频率合成技术概述1.1 频率合成器的作用1.2 频率合成器的分类1.3 频率合成器的主要技术指标第3页，共65页。1.1 频率合成器的作用 为实现高质量的无线通信，抗干扰，近代通信系统往往要求通信机具有大量的、可供用户选择的、能迅速更换的频率稳定度和精度很高的载波信号频率。 晶体振荡器虽然频率稳定度和精度很高，但其频率值只能在很小范围内微调。 频率合成器作用：利用一个或多个基准频率，产生一系列等间隔的离散频率。这些频率的频率稳定度和精度均和基准频率的相同，且频率转换的时间

2、很短。第4页，共65页。1.2 频率合成器的分类利用倍频、分频、混频等方法直接产生。信号质量较差。直接频率合成器间接频率合成器（即锁相频率合成器）直接数字频率合成器DDS利用锁相技术实现。结构简单、输出频率成分频谱纯度高，控制方便等优点。基于全数字技术。输出频率可高达几百MHz。它由参考时钟、相位累加器、只读存储、DAC和滤波器等组成。第5页，共65页。1.3 频率合成器的主要技术指标1. 频率范围2. 频率间隔fo（又称分辨率）相邻频率之间的最小间隔输出最低频率fomin和最高频率fomax之间的变化范围。如VHF波段的调频通信机频率间隔为25kHz/12.5kHz/5kHz。目前PLL频率

3、合成器可做到100kHz/10Hz/1Hz ，而DDS合成器可做到1Hz以下实际中每个分波段由一个VCO来满足分波段频率范围 第6页，共65页。频率稳定度指：在规定的观测时间内，合成器输出频率偏离标称值的程度。一般用偏离值与输出频率的相对值来表示。频率准确度指：实际工作频率与标称频率值之差，又称频率误差。3. 频率转换时间ts从一个工作频率转换到另一个工作频率，并达到稳定工作所需要的时间。它包含电路延迟时间和PLL捕捉时间。4. 频率稳定度和准确度换频时间ts对不同的合成方式是完全不同的： 模拟直接合成法：ms级以下甚至到s级； DDS：纳秒级（1ns=10-9s） PLL频率合成：频率合成器

4、中输出频率的稳定度主要取决于参考频率的稳定度。第7页，共65页。5. 频谱纯度 指输出信号接近正弦波的程度。用有用信号电平与各寄生频率分量总电平之比的分贝值表示。多数来源于混频器。对称分布于有用信号两侧由放大器的非线性特性产生PLL中主要来自VCO；DDS中来自内部器件的非相干噪声。第8页，共65页。二、PLL基本原理2.1 锁相环路基本组成2.2 锁相环路的基本工作原理2.3 锁相环路的捕捉与跟踪2.4 鉴相器（PD） 2.5 压控振荡器（VCO）2.6 环路滤波器（LF）2.7 PLL特性和应用第9页，共65页。2.1 锁相环路基本组成鉴相器（PD）：用以比较ui、 uo相位，输出反映相位

5、误差的电压uD(t)环路滤波器（LF）： 用以滤除误差信号中的高频分量和噪声，提高系统稳定性。压控振荡器（VCO）： 在uC(t)控制下输出相应频率 fo第10页，共65页。2.2 锁相环路的基本工作原理若wi wo，则ui(t)和uo(t)之间产生相位变化 uD(t) 与瞬时误差相位成正比uc(t)滤除了高频分量和噪声 wo ，去接近wi 最终使 wi = wo，相位误差为常数，环路锁定，这时的相位误差称为剩余相位误差或稳态相位误差。第11页，共65页。2.3 锁相环路的捕捉与跟踪捕捉过程：由失锁进入锁定的过程（失锁 锁定） 环路捕捉带：能够由失锁进入锁定的最大输入固有频差，常用p表示跟踪过

6、程：若环路初始状态是锁定的，因某种原因使频率发生变化，环路通过自身的调节来维持锁定的过程。由失锁进入锁定的过程（锁定 维持锁定)跟踪带（同步带）：能够保持跟踪的输入信号频率与压控振荡器频率最大频差范围，常用H表示第12页，共65页。当 wi 从低频至高频缓慢变化时未加控制电压(即uD(t) = 0)时的VCO振荡频率uD(t)Owo0wawi失锁锁定wb失锁当 wi 从高频至低频缓慢变化时wc锁定wd捕捉带同步带wPwH通常捕捉带小于同步带捕捉带与同步带第13页，共65页。在锁定（同步）状态下，始终有o = i。这时如果用示波器观察 ui与uo，两个波形都是清晰稳定的。uiuo第14页，共65

7、页。2.4 鉴相器（PD）模拟鉴相器（乘积型鉴相器和叠加型鉴相器）鉴相灵敏度，单位为V/rad第15页，共65页。CD4046为例来说明其原理 为数字PLL。内有两个PD、VCO、缓冲放大器、输入信号放大与整形电路、内部稳压器等。 具有电源电压范围宽（515V）、功耗低、输入阻抗高等优点。工作频率01MHz 内部VCO产生50%占空比的方波。输出电平可与TTL电平或CMOS电平兼容。 具有相位锁定状态指示数字鉴相器第16页，共65页。CD4046内部结构与外引脚排列第17页，共65页。信号输入端：允许输入0.1V左右的小信号或方波，经A1放大和整形，提供满足PD要求的方波。 PD由异或门构成，

8、具有三角形鉴相特性。它要求两个输入信号均为50%占空比的方波。确定低通型比例积分滤波器的截止频率确定VCO频率范围。R1控制最高频率，R2控制最低频率。 R2=时，频率为零。无输入信号时， PD将VCO调整到最低频率。第18页，共65页。异或门鉴相器（PD）refoutPDoutPD的直流输出与相位差e成正比PD的输出与输入信号的占空比有关peVp/2经积分器之后的平均输出第19页，共65页。PD为带充电泵的鉴频鉴相器，输入信号只在上升沿起作用，故该PD能处理非常窄的脉冲。边沿触发鉴相器（PD）第20页，共65页。充电泵PLL充电泵的作用就是将数字比相器输出的逻辑组态转变为模拟量，从而对积分电

9、路进行充放电，获得VCO控制电压frfp时，Pch导通，PDout为高电平（LF充电，且持续高电平）frfp时，Nch导通，PDout为低电平（LF放电，且持续低电平）fr=fp时：ur相位超前up ， PDout为高电平（LF充电） ur相位滞后up ， PDout为低电平（LF放电） ur相位相同up ， PDout为高阻（环路与恒流源分离，保持冲点电压）第21页，共65页。PD称为鉴频鉴相器，因为：ouD(t)鉴相区鉴频区鉴频区Udm Udmfr fpfr = fp输出与uD(t)无关鉴相特性e(t)22 可见两个PD原理不一样。通常输入信噪比以及固有频差较小时采用PD，而输入信噪比较高

10、或固有频差较大时，采用PD (鉴频器门限较高 )当环路存在频差时，VCO控制电压迅速地向最大或最小值跳变，从而控制VCO的频率迅速地向最小频差方向变化。故电路起到了鉴频的作用。这样可使： PLL有较快的锁定时间 避免被锁定于谐波之上 第22页，共65页。2.5 压控振荡器（VCO）电压频率转换器件类型分立器件：变容二极管三点式LC振荡器、VCXO集成电路：NE566/NE8038/XR-2206/MC5658/MC1648PLL中自带： NE565/NE562/NE564/CD4046VCO的控制特性Ao为控制灵敏度或称增益系数，单位是rad/sV第23页，共65页。TK2107TK7108第

11、24页，共65页。KENWOOD TK2107 VCO电路第25页，共65页。KENWOOD TK7108 VCO电路第26页，共65页。由MC1648构成的VCO：信号锁定+FM第27页，共65页。设计VCO时应考虑的参数频率偏移量：有足够的频率偏移量，至少与PLL的调控范围相等频率稳定性：应有较好的短程稳定性，以减小相位噪声，可采用高Q值的谐振回路；若不考虑频率偏移量，可采用VCXO压控灵敏度：压控灵敏度应足够高反应速度：反应速度要快频率电压特性：必须为线性关系信号频谱纯度：应为正弦波采用屏蔽措施第28页，共65页。过滤误差信号中的高频分量抑制噪声的干扰影响环路的稳定性以及锁定频率的快慢与

12、范围LF越大切换速度越快，在环路频带内，相位噪声变小；LF太低，则不能跟踪VCO的漂移，环路就不稳定；若减小LF，则基准信号泄漏就少环路衰减系数太小，环路有可能会振荡2.6 环路滤波器作用：RC低通网络第29页，共65页。(a) RC积分滤波器(b) 比例积分滤波器(c) 有源比例积分滤波器三种常用的环路滤波器相位滞后网络，少用 相位滞后超前网络，与充电泵电路配合使用，常用 相位滞后超前网络，有放大作用，但会引入噪声（应选择低噪声运放），适合于高控制电压的宽带VCO，常用A第30页，共65页。当鉴相器为双端输出R、v时，采用差动输入的有源比例积分滤波器第31页，共65页。为了抑制更多的高频分量

13、，可采用较高阶次的滤波网络采用高质量的电容，减小基准信号的泄漏为了减小噪声，应采用低噪声运放低通截止频率决定于参考频率的高低，通常取在120kHz，不能太低，否则锁定时间会变长！加强电源滤波适当采用0欧姆电阻，抑制噪声可采取辅助捕获措施，如变带宽，扩大捕获带设计环路滤波器应注意的问题第32页，共65页。Fujitsu PLL Loop Filter Calculations请参考：Super PLL Application Guide第33页，共65页。 为了加速锁定，采用非线性滤波，实现变带宽。失锁时，D1和D2分别导通，R1被短路，带宽加大，捕获带等于同步带。锁定时D1、D2截止，环路带宽

14、恢复到原来的值。滤波独石电容，性能稳定，高频性能好，滤波第34页，共65页。KENWOOD TK7108 充电泵及环路滤波器电路频率间隔可达5kHz第35页，共65页。KENWOOD TK2107 环路滤波器电路第36页，共65页。环路滤波器也可以用厂家免费提供的软件工具进行简单设计，如：EASY PLL： /appinfo/wireless第37页，共65页。 环路锁定时，VCO输出频率能在一定范围内跟踪输入信号频率的变化 可以实现高频窄带带通滤波2.7 PLL的基本特性和应用特性环路锁定时，鉴相器的两个输入信号频率相等频率跟踪特性窄带滤波特性PLL的应用跟踪滤波器、锁相接收机（当接收信号频

15、率漂移较严重时）调制器与解调器载波同步频率合成第38页，共65页。三、PLL频率合成器3.1 简单锁相频率合成器3.2 吞脉冲锁相频率合成器3.3 MB1504应用举例 3.4 如何调试PLL频率合成器3.5 RF Layout for Good Results3.6 Measurement Hints 第39页，共65页。3.1 简单锁相频率合成器晶体振荡器参考分频器RPDLFVCO分频器 Nfsfs/Rfrfofo/N环路锁定时fr = fs / R = fo / N故得fo = N fs/ R = N fr改变N可得不同输出频率。频率分辨率为fr第40页，共65页。CD4046组成的频率

16、合成器实例参考分频器由12级二进制计数器构成。取分频比 R = 28 = 256，则得频率间隔为： fr = 1024k/256 = 4kHzN分频器采用可编程分频器CC40103构成。图中N=29第41页，共65页。CD4046组成的频率合成器实例第42页，共65页。单环锁相频率合成器存在的问题1. 频率间隔不能很小 fr 小时，环路滤波器的带宽也要小（带宽需小于fr ，以滤除PD输出信号中的参考频率及其谐波分量），这使频率转换时的环路捕捉时间或跟踪时间加长，即减小频率间隔与减小频率转换时间是矛盾的。 另外， fr 小不利于抑制由VCO引入的噪声。2. 锁相环路内接入分频器后，环路增益下降为

17、原来1/N。对 于输出频率高、频率覆盖范围宽的合成器，当要求频率 间隔很小时，N的变化范围将很大，这将使环路增益 也大幅度变化，从而影响环路的动态性能。3. 输出频率受到可编程分频器（频率在几十MHz）的限制，比较低。第43页，共65页。2. 减小频率间隔而不降低 fr 改进思路3. 由于固定分频器速度远比程序分频器的高，故采用由固 定分频器与程序分频器组成的吞脉冲可变分频器，可既获得小的频率间隔，又显著提高输出频率。采用多环式锁相频率合成器构成吞脉冲锁相频率合成器1. 采用高速前置分频器，如MC12022/MC12032/uPB571等第44页，共65页。规定主计数器的模N辅助计数器的模A吞

18、脉冲计数器 程序计数器 3.2 吞脉冲锁相频率合成器吞脉冲可变分频器组成 两种计数模式的固定分频器：控制电平为H时，分频比为（P+1）；控制电平为L时，分频比为P。第45页，共65页。工作过程：主计数器也继续计数，直至计满N个脉冲后，使模式控制电路输出恢复为高电平、双模分频器分频比恢复为（P1），电路进入下一个计数周期。吞脉冲计数器 程序计数器 计数开始时，设模式控制电路输出为高电平1，则双模分频器和主、辅计数器在输入脉冲作用下同时计数，当辅助计数器计满A个脉冲时，使模式控制电路输出低电平0，使辅助计数器停止计数，同时使双模分频器分频比变为P，继续工作，第46页，共65页。分频器比：吞脉冲计数

19、器 程序计数器 在一个计数周期内，总脉冲计数量为n = (P+1)A + P (N-A) = PN+A吞脉冲可变分频器的分频比为 ： f0/ f0 =1/(PN+A) N、A均为整数0、1、2且NA第47页，共65页。f0 = (PN+A) fr 吞脉冲可变分频器吞脉冲锁相频率合成器组成框图：第48页，共65页。最高工作频率520MHz片内集成预置分频器输入信号的幅度不低于200mVP-P，典型值为400mVP-P工作电压为2.75.5V串行输入的18位可编程分频器一个7位吞脉冲计数器（A）一个11位可编程计数器（N）串行输入的15位可编程参考分频器一个14位可编程参考计数器（R）一位预置分频

20、比选择器（P）两种相位检测输出片上双极性充电泵外加充电泵输出 3.3吞脉冲锁相频率合成器应用举例（MB1504）第49页，共65页。15位可编程参考分频器高电平或开路时数据锁存允许预分频器分频值1：32；0：64第50页，共65页。18位吞脉冲可编程分频器上升沿有效第51页，共65页。充电泵电源输入充电泵输出PD输出锁定：高阻失锁：低电平预分频(VCO)信号输入外部充电泵输出可编程分频器输出，PD输入监视端可编程参考分频器输出， PD输入监视端数据锁存允许串行数据输入时钟输入，上升沿有效控制特性反相端，0时充电泵和PD输出特性反相管脚定义 第52页，共65页。串行数据输入使用Data/Cloc

21、k/LE端Clock上升沿触发LE为数据锁存使能，高电平或开路为有效第53页，共65页。PROGRAMMABLE REFERENCE DIVIDERThe programmable reference divider consists of a 16-bit shift register, 15-bit latch and 14-bit reference counter. Serial 16-bit data format is shown below.1：预分频比320：预分频比64控制位，H第54页，共65页。PROGRAMMABLE DIVIDER a 19-bit shift reg

22、ister, 18-bit latch, 7-bit swallow counter and 11-bit programmable counter.控制位，LAN第55页，共65页。鉴相特性FC引脚具有比较器反相特性，其电平决定内部充电泵输出特性Do和相位检测器的输出（R、P）特性 。FC的状态应依VCO特性设置 VCO特性如时，FC置高电平或悬空；VCO特性如时，FC置低电平第56页，共65页。MB1504应用电路1（C150对讲机采用）第57页，共65页。MB1504应用电路2（HX260V对讲机采用）第58页，共65页。MB1504应用电路3 快速校正电路，可对R8和R3作适当的调整。

23、若断开，会影响电路的稳定性第59页，共65页。频率的计算 R为参考分频器分频比；A为吞脉冲计数器值，N为程序计数器值，且NA； P为预分频比对MB1504：例：采用12MHz晶振作为标准频率 R的范围为816383，取R=1200，fr=10kHz; P=64，N=124，A=0第60页，共65页。Programming Example:FM Broadcast Receiver Local Oscillator Design CriteriaFrequency Range: 87.9 MHz to 107.9 MHzChannel Spacing: 200 kHzIF: 10.7 MHzRe

24、ference Oscillator: 40 MHzHigh Side Injection请参考：Super PLL Application Guide第61页，共65页。3.4 如何调试PLL频率合成器 参考分频器是否可靠工作；参考振荡器工作是否正常，频率和幅度是否正常（可采用TCXO，频率稳定度高，相位噪声低）参考分频器输出信号是否正确（fr脚信号频率是否与设计一致）VCO工作是否正确 压控特性曲线与PD的极性设定是否相符？（重新设置FC ）VCO是否位于正确的频率上（应使VCO在期望的工作频率上起振）变容二极管的控制偏压不宜近于0分频器工作是否正确 VCO输出的幅度是否足以驱动分频器？（

25、45.5v供电：-46dBm)是否采用了正确的数值对分频器进行编程？（可输入确定频率的高频信号到前置分频器）环路滤波器工作是否正确带宽是否合适，是否存在漏电、有无串音（电路板设计不良引起）PD和充电泵工作是否正确充电泵电流是否合适（不能太低）第62页，共65页。3.5 RF Layout for Good ResultsRF signal traces should be kept short, and where possible, terminated with 50Careful decoupling of the power supplies is also important. Bo

26、th largevalue and small-value decoupling capacitors should be placed as close as possible to the IC power-supply pins.The ground connection should be laid out as a “ground plane” to avoid generating stray inductance that can negate the effect of the capacitors, or worse, generate a resonant circuit that can lead to parasitic oscillations. Connecting to the ground plane from the bond pin can have an inductance of 1 nH.The synthesizer supply should be sepa