《超大规模集成电路设计》考试习题(含答案)完整版分析

1、1集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？集成电路的发展过程:小规模集成电路（SmallScaleIC,SSI）中规模集成电路（MediumScaleIC,MSI）大规模集成电路（LargeScaleIC，LSI）超大规模集成电路（VeryLargeScaleIC，VLSI）特大规模集成电路（UltraLargeScaleIC，ULSI）巨大规模集成电路（GiganticScaleIC，GSI）划分集成电路规模的标准类别数字集成电路MOSIC双极IC模拟集成电路SSIV102V100V30MSI102,710310050030100LSI103,105500200010

2、0300VLSI105-1072000300ULSI107-109GSI1092超大规模集成电路有哪些优点？降低生产成本VLSI减少了体积和重量等，可靠性成万倍提高，功耗成万倍减少.提高工作速度VLSI内部连线很短，缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高，主要是依靠减少尺寸获得.降低功耗芯片内部电路尺寸小，连线短，分布电容小，驱动电路所需的功率下降.简化逻辑电路芯片内部电路受干扰小，电路可简化.优越的可靠性采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。体积小重量轻缩短电子产品的设计和组装周期一片VLSI组件可以代替大量的元器件，组装工作极大的节省,生产

3、线被压缩，加快了生产速度.3简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。1、形成N阱2、形成P阱3、推阱4、形成场隔离区5、形成多晶硅栅6、形成硅化物7、形成N管源漏区8、形成P管源漏区9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺4在VLSI设计中，对互连线的要求和可能的互连线材料是什么？互连线的要求低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化）与器件之间的接触电阻低长期可靠工作可能的互连线材料金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅（注

4、入或扩散）（中等电阻率）5在进行版图设计时为什么要制定版图设计规则？片集成电路上有成千上万个晶体管和电阻等元件以及大量的连线。描述这些基本单元的版图，是一系列几何图形有规则的排列。为了保证由这些基本单元及其相互连线构成的版图能够在工艺线上生产出来，必须制定版图设计规则。在芯片尺寸尽可能小的前提下，使得即使存在工艺偏差也可以正确的制造出IC,尽可能地提高电路制备的成品率。6版图验证和检查主要包括哪些方面？DRC(DesignRuleCheck)：几何设计规则检查；对IC的版图做几何空间检查，保证能在特定的工艺条件下实现所设计的电路，并保证一定的成品率；ERC(ElectricalRuleChec

5、k):电学规则检查；检查电源(power)/地(ground)的短路，浮空的器件和浮空的连线等指定的电气特性；LVS(LoyoutversusSchematic)：网表一致性检查；将版图提出的网表和原理图的网表进行比较，检查电路连接关系是否正确，MOS晶体管的长/宽尺寸是否匹配，电阻/电容值是否正确等；LPE(LayoutParameterExtraction)：版图寄生参数提取；从版图中提取晶体管的尺寸、结点的寄生电容、连线的寄生电阻等参数，并产生SPICE格式的网表，用于后仿真验证；POSTSIM：后仿真，检查版图寄生参数对设计的影响；提取实际版图参数、电阻、电容，生成带寄生量的器件级网表

6、，进行开关级逻辑模拟或电路模拟，以验证设计出的电路功能的正确性和时序性能等，并产生测试向量。7版图设计规则是根据什么制定出来的？为什么说它是集成电路的性能和集成度与成品率之间的折衷？从图形如何精确地光刻到芯片上出发，可以确定一些对几何图形的最小尺寸限制规则，这些规则被称为设计规则。设计规则是电路性能和成品率之间的折中，设计规则保守则成品率高，但电路面积大、性能差一些；设计规则激进，则电路性能好、面积小，但成品率低。8简述九设计规则与微米设计规则各自的优缺点？以九为单位：把大多数尺寸(width，space等等)约定为九的倍数九与工艺线所具有的工艺分辨率有关，是线宽偏离理想特征尺寸的上限以及掩膜

7、版之间的最大套准偏差，一般等于栅长度的一半。优点：版图设计独立于工艺和实际尺寸，改变九值就可以得到不同的设计规则；缺点：容易造成芯片面积浪费和工艺难度增加；以微米为单位：现代IC设计普遍采用的方法，每个尺寸之间没有必然的比例关系，提高每一尺寸的合理程度；简化度不高。9标准单元法与门阵列法比较有何优点和缺点？标准单元法与门阵列法比较有明显的优点：芯片面积的利用率比门阵列法要高。芯片中没有无用的单元，也没有无用的晶体管。可以保证100的连线布通率。单元可以根据设计要求临时加以特殊设计并加入库内，因而可以得到较佳的电路性能。可以与全定制设计法相结合功能块。在芯片内放入经编译得到的宏单元或人工设计的功

8、能块。标准单元法也存在缺点和问题；原始投资大。单元库的开发需要投入大量的人力物力；当工艺变化时，单元的修改工作需要付出相当大的代价。因而如何建立一个在比较长的时间内能适应技术发展的单元库是一个突出问题。成本较高。由于掩膜版带要全部定制，芯片的加工也要经过全过程，因而成本较高。因此只有芯片产量达到某一定额(几万至十几万)，其成本才可接受。随着工艺进入深亚微米，IC器件的物理实现出现了哪些方面的变化？随着工艺进入深亚微米，IC器件的物理实现出现了以下3个方面的变化：逻辑单元的几何尺寸和逻辑单元之间的距离随着特征尺寸的减小而减小，从而使总延时减小。由于特征尺寸的减小，导线电阻增加。为了抵消导线横向尺

9、寸的减小，导线侧向尺寸即厚度被适度增加，以使导线电阻的增加不至于过大，从而导致纵向分布电容和边缘分布电容的增加，这两种分布电容都具有导致导线间耦合的性质。连线延时(主要是侧向分布电容和边缘分布电容引入的延时)在总延时中占据了主导地位，而输入延时也由于工作频率的提高而变得不容忽视。FPGA与CPLD有何相似之处和不同之处？FPGA是CPLD的一个发展最快的分支，复杂的可编程逻辑器件CPLD是由PLD或GAL发展而来.CPLD延伸出两大分支，即可擦除可编程的逻辑器件EPLD和现场可编程门阵列器件FPGA.1.CPLDFPGA内部结构ProducttermLookupTable程序存储内部EEPRO

10、MSRAM，外挂EEPROM资源类型组合电路资源丰富触发器资源丰富集成度低高使用场合完成控制逻辑能完成比较复杂的算法速度慢快其他资源EAB，锁相环保密性可加密一般不能保密FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个CLB结合起来实现。CPLD的与或阵列结构，使其适

11、于实现大规模的组合功能，但触发器资源相对较少。FPGA为细粒度结构，CPLD为粗粒度结构。FPGA为非连续式布线，CPLD为连续式布线。可测试性设计的对象是什么？为什么要从事VLSI的可测试性设计？电路的可控制性和可观察性。Pin数目有限，大量芯片内部的信息无法访问。在尽可能少地增加附加引线脚和附加电路，并使芯片性能损失最小的情况下，满足电路可控制性和可观察性的要求。为什么说MOS管的工作速度与l2成反比？提高MOS管的工作速度方法有哪些？（见18题答案）电子从源极运动到漏极所需的时间（MOS管的切换时间）：p二-,卩为常数，当不变时，P与L2成正比，L为沟道长度。卩Vnnds某CMOS电路负

12、载电容近似等于e8C，c为标准反相器栅电容。已知标准反相器gg的平均延迟时间t二2ns。试求：（1）用标准反相器直接驱动负载电容的延迟时间。（2）av用逐级放大反相器直接驱动负载电容的最小延迟时间。逑级战尢反村器驱动負盛屯容的堆小逛迟时仙.解tCl）标准辰相將乎均縫迟时间为%=-=号G；=2（ns）用标准反栢瞎驱劲笊辎屯存的延吧时间皿为=7=了r”=2xcj（ds）=5IJ3C2）后延迟时间如小，皿相器级数N为最小延迟旳间r“用Sia=i”=gX2.7X211=43.3由此例可见用逐鎮放丈反拒.器驱动境载电容的延迟时问比克接用标准反招器軀动负枚电容的魁迟时问卫数迢级爻乘减小什么是可测性设计？可

13、测性设计包括哪些技术？可测试性包括哪些重要方面？可测性设计：在尽可能少地增加附加引线脚和附加电路，并使芯片性能损失最小的情况下，满足电路可控制性和可观察性的要求。可测性设计技术：主要包括分块测试技术、扫描测试技术、特征量分析分块测试技术、边界扫描分块测试技术等。可测试性的三个重要方面：故障模型的提取：将电路失效抽象为故障模型。测试生成：产生验证电路的一组测试矢量。测试设计：考虑测试效率问题，加入适当的附加逻辑或电路以提高芯片的测试效率。目前VLSI系统设计普遍采用的方法是什么？它的基本思想什么？试列举几种设计方法。可编程逻辑器件设计方法（PLD方法）。用户通过生产商提供的通用器件自行进行现场编

14、程和制造，或者通过对与或矩阵进行掩膜编程，得到所需的专用集成电路。PLA、PAL和GALFPGA和CPLD半定制设计方法可分为哪几种方法？它们各自的特点和不足之处是什么？半定制的设计方法分为门阵列（GA：GateArray）法和门海（GS：SeaofGates）法两种。门阵列方法的设计特点：设计周期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路。不足：设计灵活性较低；门利用率低；芯片面积浪费。门海方法的设计特点：门利用率高，集成密度大，布线灵活，保证布线布通率。不足：仍有布线通道，增加通道是单元高度的整数倍，布线通道下的晶体管不可用。试分析提高MOS管工作速度方

15、法。提高IC加工精度减小沟道长度.加强MOS管的驱动电压（Vgs-Vt）,可以减小管子的内阻，加快工作速度。由于卩沁2.5卩，所以NMOS管的工作速度比PMOS管快得多。可以用NMOS工艺代替PMOS工艺。P画出CMOS反相器电压传输特性曲线图，并写出相应的电流方程。-4NMOS截止0VV截止itn-VVV+VV线性0tni电流方程如下：设Vtp=-Vtn0虫（V-V）22itn巴（V-V）2-（v-V-V0-pi2Pi2-V-Vtpddr-V-Vitpdd-V-V）2itpoV+VVV截止ddtpidd-V+VVV+V饱和otpiddtpVV+V线性iotp2itnitno-、填空趣谡计优化

16、方法中对资源进行忧化的方法有举出2种：资源共享、串行化。FPGA没计流程：原理图/HDL文本输入煤合时序仿戌适配硬件测试FPGA的可編程是基于査找表LUT可编程:后缀为Mif的jtfI：可氏是I.PMDOM的初始优文件-用KDL源代側提供的IP属于软IP-0rUuartus|是Alt旺旺FPGA、CPLD集战开发环境，有设计输入编程r仿真“综合、适配零功能.EBA中英文名词解释:AS1C专用集成电賂PLD可编程逻骥器ftSOK可编程单片奈统IP自主知识产权EDA电子设计口动化FPGA理场可编程逻辑门阵列HDL覆件描述语言GAL通用阵列逻辑器件粘T越界扫描瀧试SRAM静态随机存酵器QIMR兀SH

17、是AUera提供前FPGA/CPLD开发集成环境CPLD复杂可編程逻辑器件SOC单片电子系统LPM参数可设置模块库ISP系统可编程ICR在钱可重配宣方式mELSIU窗真软件:、选择题下列关TJTAU的说法.哪些是正确的BCD选人A.JTAG不能用于FPGA内部SRAM的配賈B，边界扫描技术可以用于FPGA硬件调试匚XItera的SignalTap技术是基于TAG技术的D,UTD的下载可能用于F卩阳硬件调试下列关于display句正确的是BCD选人A.只能用干倩直B.QuartnsII支持该语句的编译匚在仍真黑控制台现实搐式化字符D.在串口中输出一一、移位寄存器timEEcagus111modu

18、lesree(clr,set,dit;田，load,data,sp?(lata_outTdR):I12inputclr.setben,load“dir,sp,clR;113input3:0data:114ourput3:0-out:115reg3:0_temp_：116always锁(posedgeelk)117beginif(en!=1hbl)118if(clr=IbO)119tmp=4bO;1110if(sot=lJbl)1111tmp-4rhl;elseif(load=1bl)tm卩=dataelseif(dir=lfbl)1112tmp=sp,tmp3：1;1113elsetmp=(tmp2_:0tsp:1114endassigndata_outtmp;cndmodulcalways如(posedgeclktnegedgereset)if(!reset)q_d=0:elseq_d-q;always(卩oscdgcelk,negedgereset)beginif(!reset)cout-1*bO;elseif(updown)if(q_d=8hff駄q-=0)coutrbl;elseif(q_i=0&8+hff)cout=11bl;elsecout=160;endciidtnodule1.上述verilog描述的电