CMOS静态门电路功耗(半导体集成电路共14章)讲解课件

1、半导体集成电路学校：西安理工大学院系：自动化学院电子工程系专业：电子、微电 时间：秋季学期7/29/2022第1页，共22页。CMOS静态门电路的功耗7/29/2022第2页，共22页。内容提要功耗的组成静态功耗及减小措施举例动态功耗及减小措施举例CMOS静态门电路的小结7/29/2022第3页，共22页。CLVddVDD0tV1.当输入信号为0时：输出保持1不变，没有电荷转移3.当输入信号从01(发生跳变)时：输出从“1”转变为“0”, 有电荷转移012.当输入信号为VDD时：输出保持0不变，没有电荷转移CMOS反相器的功耗动态功耗静态功耗7/29/2022第4页，共22页。CMOS反相器的

2、功耗功耗组成： 1. 静态功耗 2. 动态功耗1.静态功耗PS输入输出输出在输入为0或1（VDD)时，两个MOS管中总是一个截止一个导通，因此没有从VDD到VSS的直流通路，也没有电流流入栅极，因此其静态电流和功耗几乎为0。VinVout常规7/29/2022第5页，共22页。对于深亚微米器件，存在泄漏电流IleakageVDD IleakageVout漏极扩散结漏电流亚阈值漏电流栅极漏电流随着特征尺寸的减小，泄漏电流功耗变得不可忽视，减小泄漏电流功耗是目前的研究热点之一。Ipn=AJS 由越过沟道区的少数载流子扩散电流引起的 7/29/2022第6页，共22页。反向偏置二极管漏电流7/29/

3、2022第7页，共22页。亚阈值漏电流源极(S)漏极(D)栅极(G)VGVDID由少数载流子的扩散引起，类似横向晶体管0.10.1之间亚阈值振幅系数VT降低，Isub增大但VT增加，速度减慢存在速度和功耗的折中考虑7/29/2022第8页，共22页。降低待机功耗的方法举例：MTCMOS(Multi-Threshold-Voltage CMOS)技术 正常工作时采用低阈值电压，以减少CMOS电路的延迟时间 待机时采用高阈值电压，以减少CMOS电路的泄漏电流保持速度性能的基础上，大幅度降低功耗7/29/2022第9页，共22页。高Vt低VtVDDVSSSL低阈值逻辑电路电路工作时导通，待机时截止7

4、/29/2022第10页，共22页。2.动态功耗PDVILVIHVinVout0VDDVDD(1)(2)(3)(4)(5)N截止P非饱和N饱和P非饱和N非饱和P饱和N非饱和P截止 1. 短路电流功耗：在输入从0到1或者从1到0瞬变过程中，NMOS管和PMOS管都处于导通状态，此时存在一个窄的从VDD到VSS的电流脉冲，由此引起的功耗叫短路电流功耗。 CLVdd通常（开关频率较低时）为动态功耗的主要组成部分2. 瞬态功耗：在电路开关动作时，对输出端负载电容进行放电引起的功耗。7/29/2022第11页，共22页。短路电流功耗VinVoutCLVddVoutiCtp7/29/2022第12页，共2

5、2页。瞬态功耗VinVoutCLVddE=CLVDD2Pdyn=E*f=CLVDD2f 为减小功耗需要减小CL ,VDD 和f 动态（翻转）的能量和功耗：与驱动器件的电阻无关每次翻转消耗的能量E反相器的平均转换频率7/29/2022第13页，共22页。电路中通常用时钟频率fclkPdyn=CLVDD2fclk开关活动因子clkout=25%7/29/2022第14页，共22页。降低动态功耗的基本原则 降低电源电压 降低开关活动性 减少实际电容尽量降低电路门数7/29/2022第15页，共22页。双电源LSI设计技术F/FF/FF/FF/FF/FF/FF/FF/FF/FF/FFF_AFF_B对于

6、非关键路径采用低电源电压降低电源电压举例7/29/2022第16页，共22页。小振幅数据通路技术 数据通路信号的振幅减低 在数据表现形式上下功夫，减少信号的迁移几率 在不变更系统结构的基础上，采用专用数据通路(LVDS)， 以减少电路规模低电压差分信号降低电源电压举例7/29/2022第17页，共22页。减少毛刺和竞争冒险降低开关活动性举例设计时，使各支路的延时尽可能平衡7/29/2022第18页，共22页。7/29/2022第19页，共22页。CMOS静态逻辑门的小结 MOS反相器的静态特性 逻辑门的输入输出电平 逻辑门的噪声容限 逻辑门的逻辑阈值 MOS反相器的动态特性 逻辑门的开关特性 逻辑门的功耗7/29/2022第20页，共22页。CMOS静态逻辑门的小结 复合CMOS逻辑门的构成P网N网 NMOS、PMOS互补：（并联=串联）NMOS 输出为“0”PMOS 输出为“1” 生成电路为负逻辑： 组成AND