√半导体IC中匹配电阻的设计准则

1、半导体IC中匹配电阻的设计准则（小结）作者：XieM.X.（UESTC，成都市）半导体集成电路就是把许多元器件制作在同一块半导体芯片上的一种高密度电路。这种制作工艺即决定了其中元器件参数的精度不可能做到很高，例如Si-IC中的电阻和电容的误差一般在土20%土30%之间；然而，这种制作工艺又决定了其中同类元器件之间可以获得高精度的匹配。所谓元器件的匹配，也就是指元器件之间的性能变化是一致的一种特性；即是说，匹配元器件就是它们的性能变化具有一个不变比值的元器件。（1）匹配的精确度等级：实际上，IC中的元器件要做到完全匹配是不容易的。一般，把元器件匹配的精确度划分为三个等级，即：最低匹配失配率约为1

2、%,即有67比特分辨率。这种精度的元器件适合于一般的使用，例如偏置电路中的负反馈电流镜。中度匹配失配率约为土0.1%，即有910比特分辨率。这种精度的元器件适合于1%的能隙基准电压源、运算放大器、比较器和多数模拟电路的应用。精密匹配失配率约为0.01%，即有1314比特分辨率。这种精度的元器件适合于A/D、D/A转换器及其他需精密密匹配的应用场合。通常，电容比电阻更容易获得这种精密匹配的精度。（2）电阻匹配的准则：匹配电阻的设计，对于最低匹配的场合容易达到；而对于中度匹配的场合，可以采用叉指式结构等来得到；但精密匹配的电阻则较难以获得（因为存在接触电阻的变化、热效应和应力梯度等因素的影响）。对

3、于Si-IC，为了实现匹配电阻的合理设计（特别是版图设计），需要遵从的一些最重要的原则如下：采用同一种材料（Si或者多晶硅等）来制作匹配的电阻（否则，电阻率和温度系数的不同将引起电阻失配率增大）。匹配电阻的宽度要相同。因为电阻的偏差主要是受长度偏差的影响，宽度偏差的影响较小。对于需要较宽的电阻，可做成多段并联连接的形式。匹配的电阻要足够宽。例如，若需要的多晶硅电阻的最小宽度是2pm，则最低匹配时要设计成3pm，中度匹配时要设计成4pm,精密匹配时要设计成6pm。由淀积制作的多晶硅电阻，宽度最小不能低于2pm（否则淀积的颗粒效应会引起电位过大变化）。匹配的电阻要尽可能使用相同的几何形状。宽度相同

4、、但长度或形状不同的电阻易于产生失配（失配率大于土1%）。匹配的电阻应该朝着同一方向放置。因为晶向不同可带来百分之几的电阻变化，扩散电阻与晶向的关系最大，多晶硅电阻的较小。在（100）晶面上的p型扩散电阻，如果朝着X轴与Y轴的夹角为45。的方向放置，则将得到最小的由应力所引起的失配。匹配的电阻要紧密靠近（以保证工艺、温度等影响的一致性）。越是匹配好的电阻，就越要靠近；精密匹配的电阻必须制作成叉指形。在高应力处（拐角或者边缘）、或者在距大功率器件（100W）250pm范围内的所有电阻，也都应该做成叉指形。匹配的阵列电阻要做成叉指形，并要实现具有公共质心的版图。因为Si材料本身的热应力和封装等带来

5、的应力，会使Si产生压阻效应，并从而影响到电阻的阻值，所以需要采用共质心和一定取向的版图布局来防止这种不良影响。一维公共质心阵列电阻和二维公共质心阵列电阻的版图分别如图1和2所示。匹配阵列电阻排布的纵/横比应当小于3:1。这样排布匹配电阻才能保证应力、工艺、温度等影响的一致性。一般，有偶数区块的电阻的排列要优于有奇数区块的，因为偶数区块可以更好地抑制热电效应。在匹配电阻阵列的两端都要放置哑电阻（或称为贋电阻、伪电阻）。对于多晶硅的匹配电阻，为了避免在等离子刻蚀时所造成的偏差，就需要在匹配电阻阵列的两边设置无电气功能的哑电阻条（哑电阻条的形状和放置的距离很重要，而条本身的宽度却关系不大），如图3

6、所示；若再把哑电阻接地（见图3（B）,这可避免等离子刻蚀时静电电荷积累所造成的影响。不要使用较短的电阻区块，否则接触电阻的影响较大。中度匹配电阻的方块数应该大于5；精密匹配电阻的方块数应该大于10。对于精密匹配的多晶硅电阻，总长度应该大于50pm，以减弱因颗粒效应而引起的非线性效应。分段的匹配电阻的连接方法:应该如图4的左图所示,这样才能避免Seebeck效应（接触处的温差电效应）的影响。对于单个的电阻阵列，容易引起热电效应；不要包含不配对的电阻分段。对于曲折电阻，要让它们的头端彼此靠近，以抵消热电效应。（11）匹配的电阻应该尽量放置在低应力区域，不要放置在边缘处和拐角处。在应力分布的对称轴上

7、放置共质心阵列，可以使得应力梯度的影响最小，如图5所示。（12）匹配电阻要尽量放置在远离功率器件处，即要远离热源（应当距离功率器件大于200300pm）,并且要按照热的对称分布（即在功率器件的对称轴上）来排布版图，如图6所示。若最低匹配的电阻要靠近主功率器件的话，也应该采用叉指式形状。若p型扩散电阻位于（100）晶面的对角线上，则可能得到较小的封装偏移，但是这又不能做到把它放在功率器件的对称轴上。如果热梯度的影响大于应力梯度，则应该把电阻垂直地、或者水平地对称排布。（13）精密匹配的电阻要放置在芯片晶面的对称轴上。在（100）晶面上，电阻阵列的对称轴要与芯片的两个对称轴之一对准；p型扩散电阻最

8、好放置在对角线上（以使应力影响最小）。在（111）晶面上，电阻阵列的对称轴应当与211晶向的对称轴对齐。若有许多匹配的元器件，应该把关键元器件放置在最佳位置。（匹配电阻要考虑到阱或者隔离区电位的调制效应。对于方块电阻三100Q/的精密匹配电阻、方块电阻三500Q/的中度匹配电阻、方块电阻三1kQ/的最低匹配电阻，因为阱或者隔离区的电位调制效应影响相当大，则需要尽可能采用多晶硅电阻（不要用扩散电阻）。（15）分段的电阻优于曲折形状的电阻。曲折电阻只适合于高阻值、最低匹配的电阻或者可以修正的电阻使用。（16）优选多晶硅电阻，扩散电阻其次。因为多晶硅电阻可以做得长而窄，但这并不会增大失配率；而且又不

9、需要隔离区，则无隔离区调制效应。（多晶硅等淀积电阻要放置在场氧化层上面，不要跨越氧化物或者其它的表面台阶（跨越的话会导致较大的失配率）。（18）经验表明，掺硼的p型多晶硅电阻的匹配性能，优于掺P/As的n型多晶硅电阻。故应该尽可能选用n型多晶硅。（19）扩散的匹配电阻不可与n型隐埋层（NBL）相交。特别是，精密匹配的扩散电阻、或者中度匹配的浅扩散电阻（例如高方块值电阻一SR），更是不能与NBL相交。否则，就应该让NBL至少以最大外延层厚度的150%覆盖电阻。（20）工作电压较高（高于厚场氧化层阈值电压的50%）的匹配电阻、以及方块电阻较大（三500Q/口）的中度匹配扩散电阻，在其上都应该采用场

10、板覆盖起来；对于方块电阻三500Q/的精密匹配扩散电阻，在其上需要采用分立场板覆盖之。对于方块电阻巧00Q/的多晶硅精密匹配电阻，其上需要设置静电屏蔽。（21）在各个匹配电阻的上方要避免排布没有连接的引线（以免引入噪声到电阻）。只有方块电阻V500Q/的最低匹配电阻、或者V100Q/的中度匹配电阻，才可以让无连接的引线跨越(但仍需要检测是否存在噪声耦合)。高速数字信号线跨越匹配电阻时，一定要加设场板或静电屏蔽。若引线跨越各个匹配电阻时，必须要用相同的方式来跨越(否则会产生机械应力，并影响到电阻值)。若要跨越时，最好是垂直匹配电阻阵列，因为这样产生的应力失配最小。在关键的匹配电阻上面不要跨越引线。匹配电阻上的功耗要尽量小(否则因发热而影响到失配率)。精密匹配电阻的功耗不要超过1.5yW/ym2；中度匹配电阻的功耗可以提高几倍。较大功耗的匹配电阻应当做成叉指形。较窄的匹配电阻在通过大电流时，还可能引起因载流子速度饱和所致的非线性效应。图1一维共质心版图的排布图2二维共质心版图的排布举例未互连的哑电阻条(A)孤立的哑电阻条1多晶硅