数字电子技术基础第5章课件

1、第五章 时序逻辑电路5.1 时序电路的基本分析和设计方法5.2 计数器5.3 寄存器和读/写存储器5.4 顺序脉冲发生器5.5 可编程时序逻辑电路概述 第五章 时序逻辑电路(Sequential Logic Circuit)主要内容：1. 时序电路的特点、功能表示方法和分类2. 时序电路的基本分析方法和设计方法3. 常用的时序电路： 计数器、寄存器、读/写存储器、 顺序脉冲发生器和 可编程 时序逻辑电路。概 述一、时序电路的特点1. 定义 任何时刻电路的输出，不仅和该时刻的输入信号有关，而且还取决于电路原来的状态。2. 电路特点(1) 与时间因素 (CP) 有关；(2) 含有记忆性的元件(触发

2、器)。组合逻辑电 路存储电路x1xiy1yjw1wkq1ql输入输出二、时序电路逻辑功能表示方法1. 逻辑表达式(1) 输出方程(3) 状态方程(2) 驱动方程2. 状态表、卡诺图、状态图和时序图组合逻辑电 路存储电路x1xiy1yjw1wkq1qlx1y1y2JKQ1Q2x21J1KC1CP三、时序逻辑电路分类1. 按逻辑功能划分：计数器、寄存器、读/写存储器、顺序脉冲发生器等。2. 按时钟控制方式划分：同步时序电路触发器共用一个时钟 CP，要更新状态的触发器同时翻转。异步时序电路电路中所有触发器没有共用一个 CP。3. 按输出信号的特性划分：Moore型:输出只决定于电路的现态Mealy型

3、：输出与现态及输入有关存储电路Y(tn)输出WQX(tn)输入组合电路CPY(tn)输出CPX(tn)输入存储电路组合电路组合电路5.1 时序电路的基本分析和设计方法5.1.1 时序电路的基本分析方法1. 分析步骤时序电路时钟方程驱动方程状态表状态图时序图CP触发沿特性方程输出方程状态方程计算2. 分析举例写方程式时钟方程输出方程(同步)驱动方程状态方程(Moore 型)例 5.1.1解画出如下时序电路的状态图和时序图1J1KC11J1KC11J1KC1&FF1FF0FF2CPY特性方程（CP有效）CP有效CP有效CP有效计算，列状态转换表CPQ2 Q1 Q0 Y0123456 0120 0

4、010 0 110 1 111 1 111 1 0101 0 00 1 011 0 110 1 01画状态转换图000001/1011/1111/1110/1100/1/0有效状态和有效循环010101/1/1无效状态和无效循环能否自启动?能自启动：存在无效状态，但没有形成循环。不能自启动：无效状态形成循环。0 0 01CP有效CP有效CP有效排列：Y方法2 利用卡诺图求状态图11001100Q2n+1Q2nQ1nQ0n0100 01 11 1001100110Q1n+1Q2nQ1nQ0n0100 01 11 1000001111Q0n+1Q2nQ1nQ0n0100 01 11 10Q2n+1

5、 Q1n+1 Q0n+1Q1nQ0nQ2n0100 01 11 10001011111101000010110100排列：Y/1/1/1/1000001011111110100/0/1画时序图000001/1011/1111/1110/1100/1/01 2 3 4 5 6CPCP下降沿触发Q2Q1Q0000001011111110100000Y排列：YMealy型练习1时钟方程输出方程驱动方程状态方程解写方程式画出电路的状态图和时序图（同步）CP有效特性方程CP有效CP有效CP有效10110100Q2n+1SQ2nQ1nQ0n00 01 11 10010010010001 11 101010

6、1010Q1n+1SQ2nQ1nQ0n00 01 11 10101010000001 11 1010011001Q0n+1SQ2nQ1nQ0n00 01 11 10100110010001 11 10S = 0Q2n+1 Q1n+1 Q0n+1Q1nQ0nQ2n0100 01 11 10001010100011101110000111S = 1Q1nQ0nQ2n0100 01 11 10001010100011101000000111Q2n+1 Q1n+1 Q0n+1状态转换表输入现态次态输出SQ2nQ1nQ0nQ2n+1Q1n+1Q0n+1Y1Y200000000111111110 0 00

7、 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 00 0 10 1 00 1 11 0 01 0 10 0 01 1 10 0 00 00 00 00 00 00 00 00 10 00 00 00 00 01 00 01 1状态图000001/00010/00011/00100/00101/001100/001110/000/011/101101111/00能自启动S/Y1Y21/11000001/00010/000

8、11/00100/00101/001100/001110/000/011/101101111/00画时序图当 S = 0 时，每 8 个 CP 一个循环；当 S =1 时，每 6 个 CP 一个循环。S/Y1Y2练习2画出如下异步时序电路的状态图和时序图1DC11DC11DC1&FF1FF0FF2CP&解时钟方程驱动方程状态方程(CP 有效)(Q0 有效)(CP 有效)写方程式（异步）特性方程(CP 有效)现态次态注Q2nQ1nQ0nQ2n+1Q1n+1Q0n+1时钟条件0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1求状态转换表CP2 CP0CP2 CP1 C

9、P0CP2 CP0CP2 CP1 CP0CP2 CP0CP2 CP1 CP0CP2 CP0CP2 CP1 CP0101000000110011000010001(CP 有效)(Q0 有效)(CP 有效)000001010 011 100101 110 111能自启动排列：CP 画时序图000001010 011 100不画无效状态1 2 3 4 5CPQ0Q0Q1Q2排列：5.1.2 时序电路的基本设计方法1. 设计的一般步骤时序逻辑问题逻辑抽象状态转换图（表）状态化简最简状态转换图（表）电路方程式（时钟输出状态方程）求出驱动方程选定触发器的类型逻辑电路图检查能否自启动特性方程Q2n+1 Q1

10、n+1 Q0n+12. 设计举例按如下状态图设计时序电路。000/0/0/0/0/0001010011100101/1解选用下降沿触发的 JK 触发器，若用同步方式,则时钟方程：输出方程00 01 11 1001 Y000001（为方便，略去右上角 n）状态方程00 01 11 1001 例 5.1.2CP0=CP1=CP2=CPY0100111001010000010101100100101驱动方程约束项逻辑图CP1KC1FF1&1JY1J1KC1FF01KC1FF2&1J1&检查能否自启动：110111000能自启动/0/1输出方程特性方程（CP有效）注意:检查是否能自启动,简便的方法是利

11、用无效状态分别代入转换后的驱动方程和输出方程,看能否形成无效循环.1/1例 5.1.3设计 一个串行数据检测电路，要求：连续输入3 个或 3 个以上数据时输出为 1，否则为 0。解逻辑抽象，建立原始状态图S0 原始状态(0)S1 输入1个1S2 连续输入 2 个 1S3 连续输入 3 个或 3 个以上 1S0S1S2S3X 输入数据Y 输出信号0/01/00/01/00/00/01/1状态化简S0S1S20/01/00/01/00/01/10/00/0X/Y状态分配、状态编码、状态图S0S1S20/01/00/01/00/01/1M = 3，取 n = 2S0 = 00S1 = 01S2 =

12、110001110/01/00/01/00/01/1选触发器、写方程式选 JK ( ) 触发器,同步方式输出方程Q1nQ0nX0100 01 11 10Y000001状态方程时钟方程 :CP0=CP1=CPQ1n+1 Q0n+10000000111110000111X/Y驱动方程约束项&逻辑图CPX1Y1J1KC1FF0Q0(Mealy 型)无效状态 10000010000/01111111/1能自启动Q11KC1FF1&1J注意:求驱动方程时,应先转换状态方程,使之与特性方程的形式一致,再比较练习按如下状态图设计时序电路。000/00001010011100101/00/001/001/00

13、1101/001111/000/101/01P/Y1Y2解时钟方程输出方程0100PQ2nQ1nQ0n00 01 11 10000000000001 11 10Y10000PQ2nQ1nQ0n00 01 11 10000001000001 11 10Y2选用上升沿触发的 D 触发器000/00001010011100101/00/001/001/001101/001111/000/101/01状态方程Q1nQ0n 0 1 10 0 00 1 00 0 1PQ2n 00 01 11 100 1 11 0 00 1 00 0 11 1 10 0 01 1 01 0 10001 11 10Q2n+1

14、 Q1n+1 Q0n+1Q1nQ0n 0 1 10 0 00 1 00 0 1PQ2n 00 01 11 100 1 11 0 00 1 00 0 11 1 10 0 01 1 01 0 10001 11 10Q2n+1 Q0n+1 Q0n+1Q1nQ0n 0 1 10 0 00 1 00 0 1PQ2n 00 01 11 100 1 11 0 00 1 00 0 11 1 10 0 01 1 01 0 10001 11 10Q2n+1 Q1n+1 Q0n+1Q1nQ0n 0 1 10 0 00 1 00 0 1PQ2n 00 01 11 100 1 11 0 00 1 00 0 11 1 1

15、0 0 01 1 01 0 10001 11 10Q2n+1 Q2n+1 Q0n+1驱动方程= D0= D1= D2逻辑图检查能否自启动 (能，过程略)5.2 计数器 (Counter)5.2.1 计数器的特点和分类一、计数器的功能及应用1. 功能：对时钟脉冲 CP 计数。2. 应用：分频、定时、进行数字运算等。二、计数器的特点1. 输入信号：计数脉冲 CPMoore 型2. 主要组成单元：时钟触发器三、 计数器的分类按数制分：二进制计数器十进制计数器N 进制(任意进制)计数器按计数方式分：加法计数器减法计数器可逆计数 (Up-Down Counter)按时钟控制分：同步计数器 (Synchr

16、onous )异步计数器 (Asynchronous )按开关元件分：TTL 计数器CMOS 计数器5.2.2 二进制计数器计数器计数容量、长度或模的概念 计数器能够记忆输入脉冲的数目，即电路的有效状态数 M ，叫做计数器的计数容量、长度或模。3 位二进制同步加法计数器：00001111/14 位二进制同步加法计数器：000111/1n 位二进制同步加法计数器：一、二进制同步计数器(一) 二进制同步加法计数器的设计（3位）1.结构框图和状态图 每来一个CP，计数输出增加1，计满时，产生进位信号C=Q2Q1Q0，（此时高位计数器Q3的输出仍为0，即未产生计数输出）再来一个CP，计数器归零的同时使

17、高位计数器Q3在C的作用下，产生高位计数输出，即Q3由0变为1.3位二进制同步加法计数器CP计数脉冲Q2Q1Q0C进位计数输出Q3高位计数器00000010010001101000101011001111/C2.选择触发器，求时钟方程、输出方程、状态方程选3个CP触发的边沿JKFF因为同步，所以时钟方程由状态图得输出方程Q1nQ0nQ2n0100 01 11 10001010100011101110000111Q2n+1 Q1n+1 Q0n+100000010010001101000101011001111/C由状态图得卡诺图10110100Q2n+1Q2nQ1nQ0n0100 01 11 1

18、0分解该卡诺图得10110100Q2n+1Q2nQ1nQ0n0100 01 11 1010101010Q1n+1Q2nQ1nQ0n0100 01 11 1010011001Q0n+1Q2nQ1nQ0n0100 01 11 10由卡诺图得状态方程3. 求驱动方程因JKFF的特性方程为所以驱动方程4. 画逻辑图CP1J1KC1FF011J1KC1FF11J1KC1FF2&CQ0Q1Q2Q0Q1Q2串行进位触发器负载均匀CP1J1KC1FF011J1KC1FF11J1KC1FF2&CQ0Q1Q2Q0Q1Q2并行进位低位触发器负载重设计方法二：按计数规律进行级联 CPQ2Q1Q0C0123456780

19、 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0000000010C = Q2n Q1n Q0n来一个CP翻转一次J0= K0 = 1当Q0=1，CP到来即翻转J1= K1 = Q0当Q1Q0=1，CP到来即翻转J2= K2 = Q1Q0= T0= T1= T26、 n 位二进制同步加法计数器级联规律：5、 用T 型触发器构成的逻辑电路图CP1J1KC1FF011J1KC1FF11J1KC1FF2&CQ0Q1Q2Q0Q1Q21&1&(二) 二进制同步减法计数器的设计(3位)1.结构框图和状态图3位二进制同步减法计数器CP计数脉冲Q2Q1Q0B借位计数输出

20、Q3高位计数器 每来一个CP，计数输出减少1，减完时（即Q2Q1Q0=000），产生借位信号 ， （此时高位计数器Q3的输出仍为1，即未产生计数输出）再来一个CP，计数器的输出Q2Q1Q0由000 111的同时使高位计数器Q3在B的作用下，产生高位计数输出，即Q3由1变为0. B = Q2n Q1n Q0n00000010010001101000101011001111/B00000010010001101000101011001111/B2.选择触发器，求时钟方程、输出方程、状态方程选3个CP触发的边沿JKFF因为同步，所以时钟方程由状态图得输出方程 B = Q2n Q1n Q0n由状态图得

21、卡诺图Q2n+1 Q1n+1 Q0n+1Q1nQ0nQ2n0100 01 11 10111000010001011100110101分解该卡诺图得11100001Q2n+1Q2nQ1nQ0n0100 01 11 1011100001Q2n+1Q2nQ1nQ0n0100 01 11 1001010101Q1n+1Q2nQ1nQ0n0100 01 11 1010011001Q0n+1Q2nQ1nQ0n0100 01 11 10由卡诺图得状态方程3. 求驱动方程因JKFF的特性方程为所以驱动方程4. 画逻辑图 B = Q2n Q1n Q0nCP1J1KC1FF011J1KC1FF11J1KC1FF2

22、&BQ0Q1Q2Q0Q1Q2B = Q2n Q1n Q0nBorrow若用T 触发器：设计方法2：CPQ2Q1Q0B012345670 0 01 1 11 1 01 0 11 0 00 1 10 1 00 0 110000000 向高位发出的借位信号T0 = 1T1=Q0nT2= Q1n Q0n级联规律：CP1J1KC1FF011J1KC1FF11J1KC1FF1&BQ0Q1Q2Q0Q1Q2(三) 二进制同步可逆计数器单时钟输入二进制同步可逆计数器加/减控制端加计数T0 = 1、T1= Q0n、 T2 = Q1nQ0n减计数T0 = 1、T1= Q0n、 T2= Q1nQ0nCPQ01J1KC

23、1FF01Q0Q21J1KC1FF2Q2Q11J1KC1FF1Q1U / D&1&1&1C/B每来1个CP翻转1次CP和Q0同时具备才翻转CP和Q1Q0同时具备才翻转双时钟输入二进制同步可逆计数器加计数脉冲减计数脉冲CP0= CPU+ CPD CP1= CPU Q0n + CPD Q0n CP2= CPU Q1n Q0n + CPD Q1n Q0nCPU 和CPD 互相排斥CPU = CP，CPD= 0CPD= CP，CPU= 0CPUQ01J1KC1FF01Q0Q21J1KC1FF21Q2Q11J1KC1FF11Q11&1&1CPD(四) 集成二进制同步计数器1. 集成 4 位二进制同步加法

24、计数器1 2 3 4 5 6 7 816 15 14 13 12 11 10 974161(3)VCC CO Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D2 D3 CTP 地引脚排列图逻辑功能示意图74161Q0 Q1 Q2 Q3CTTLDCOCPCTPCR D0 D1 D2 D30 0 0 00 0 1 1 0 0 1 1CR = 0Q3 Q0 = 0000同步并行置数CR=1，LD=0，CP异步清零Q3 Q0 = D3 D0 1) 74LS161 和 74LS16374161的状态表 输 入 输 出 注CR LD CTP CTT CP D3 D2 D1 D0Q3n+1 Q

25、2n+1 Q1n+1 Q0n+1CO 0 1 0 d3 d2 d1d0 1 1 1 1 1 1 0 1 1 0 0 0 0 0 0 d3 d2 d1 d0 计 数 保 持 保 持 0清零置数CR = 1, LD = 1, CP，CTP = CTT = 1二进制同步加法计数CTPCTT = 0CR = 1，LD = 1，保持若 CTT = 0CO = 0若 CTT = 174163异步清零同步清零2) CC4520VDD 2CR 2Q3 2Q2 2Q1 2Q0 2EN 2CP1CP1EN1Q0 1Q1 1Q2 1Q31CR VSS1 2 3 4 5 6 7 816 15 14 13 12 11

26、10 9 CC4520CC4520Q0 Q1 Q2 Q3EN CP CR使能端也可作计数脉冲输入计数脉冲输入也可作使能端异步清零 输 入 输 出CR EN CPQ3n+1 Q2n+1 Q1n+1 Q0n+1 1 0 1 0 0 0 0 0 1 0 0 0 0加 计 数加 计 数 保 持 保 持 2. 集成 4 位二进制同步可逆计数器1) 74191（单时钟）74191Q0 Q1 Q2 Q3U/DLDCO/BOCPCTD0 D1 D2 D3RC加计数时CO/BO= Q3nQ2nQ1nQ0n并行异步置数减计数时CO/BO= Q3nQ2nQ1nQ0n1 2 3 4 5 6 7 816 15 14 1

27、3 12 11 10 974191D1 Q1 Q0 CT U/D Q2 Q3 地VCC D0 CP RC CO/BO LD D2 D3LD CT U/D CP D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 0 d3 d2 d1 d0 1 0 0 1 0 1 1 1 d3 d2 d1 d0加 法 计 数 减 法 计 数 保 持 CT = 1,CO/BO = 1时，1 2 3 4 5 6 7 816 15 14 13 12 11 10 974193D1 Q1 Q0 CPD CPU Q2 Q3 地VCC D0 CR BO CO LD D2 D32) 74193(双时钟)CO7

28、4193Q0 Q1 Q2 Q3LDCPUCRD0 D1 D2 D3BOCPDCR LD CPU CPD D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1注 1 0 0 d3 d2 d1 d0 0 1 1 0 1 1 0 1 1 1 0 0 0 0 d3 d2 d1 d0 加 法 计 数 减 法 计 数 保 持异步清零异步置数BO =CO=1二、二进制异步计数器(一) 二进制异步加法计数器(3位)1.结构框图和状态图3位二进制异步加法计数器CP计数脉冲Q2Q1Q0C进位计数输出Q3高位计数器00000010010001101000101011001111/C2.选择触发器，求

29、时钟方程、输出方程、状态方程选3个CP触发的边沿JKFF求时钟方程先画时序图，由状态图，可画出时序图：CPQ0Q1Q2由时序图可知，应选：CP0=CPCP1=Q0CP2=Q1由状态图，得输出方程由状态图得卡诺图Q1nQ0nQ2n0100 01 11 10001010100011101110000111Q2n+1 Q1n+1 Q0n+100000010010001101000101011001111/C分解该卡诺图得10110100Q2n+1Q2nQ1nQ0n0100 01 11 1010101010Q1n+1Q2nQ1nQ0n0100 01 11 1010011001Q0n+1Q2nQ1nQ0

30、n0100 01 11 10CPQ0Q1Q2 因为选CP触发的边沿JKFF， CP2=Q1，由时序图可知，Q1时， Q2n Q1n Q0n只有011及111两个现态，而其它状态不会出现，故其它状态对应的最小项为约束项，故Q2n+1的卡诺图应改为，同理，CP1=Q0,Q0 时Q2n Q1n Q0n只有001，011，101，111四个现态，而其它状态不会出现，故Q1n+1的卡诺图应改为由卡诺图得状态方程（Q1有效）（Q0有效）（CP有效）3. 求驱动方程因JKFF的特性方程为所以驱动方程C = Q2n Q1n Q0n4. 画逻辑图1Q01J1KC1FF0Q0Q11J1KC1FF1Q11Q21J1

31、KC1FF2Q21CCP&用T 触发器实现二进制异步加法计数器CPQ0Q1Q2CP0 = CPCP1 = Q0CP2 = Q1用T 触发器 (J = K = 1)下降沿触发C = Q2n Q1n Q0n1Q01J1KC1FF0Q0Q11J1KC1FF1Q11Q21J1KC1FF2Q21CCP&并行进位若采用上升沿触发的 T 触发器CP0= CPCP1=Q0CP2=Q1D 触发器构成的 T 触发器 ( D = Qn )， 下降沿触发若改用上升沿触发的 D 触发器？Q0Q1CPFF1FF2C11DC11DQ2FF0C11DQ1Q2&Q0CQ0Q1CPFF1FF2C11DC11DQ2FF0C11DQ

32、1Q2&Q0C(二) 二进制异步减法计数器(3位)1.结构框图和状态图3位二进制异步减法计数器CP计数脉冲Q2Q1Q0B借位计数输出Q3高位计数器00000010010001101000101011001111/B2.选择触发器，求时钟方程、输出方程、状态方程选3个CP触发的边沿JKFF求时钟方程先画时序图，由状态图，可画出时序图：Q2CPQ0Q1由时序图可知，应选：CP0= CPCP1= Q0CP2= Q1由状态图得输出方程 B = Q2n Q1n Q0n00000010010001101000101011001111/B由状态图得卡诺图Q1nQ0nQ2n0100 01 11 1011100

33、0010001011100110101Q2n+1 Q1n+1 Q0n+1分解该卡诺图得11100001Q2n+1Q2nQ1nQ0n0100 01 11 1001010101Q1n+1Q2nQ1nQ0n0100 01 11 1010011001Q0n+1Q2nQ1nQ0n0100 01 11 10 因为选CP触发的边沿JKFF， CP2=Q1，由时序图可知， Q1即 Q1时，Q2n Q1n Q0n只有000及100两个现态，而其它状态不会出现，故其它状态对应的最小项为约束项，故Q2n+1的卡诺图应改为，同理，CP1=Q0,Q0 即Q0时Q2n Q1n Q0n只有000，110，100，010四个

34、现态，而其它状态不会出现，故Q1n+1的卡诺图应改为Q2CPQ0Q1由卡诺图得状态方程（Q1有效）（Q0有效）（CP有效）3. 求驱动方程因JKFF的特性方程为所以驱动方程B = Q2n Q1n Q0n4. 画逻辑图1Q01J1KC1FF0Q0Q11J1KC1FF1Q11Q21J1KC1FF2Q21BCP&CPQ2Q1Q00123456780 0 01 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0用T 触发器 (J = K = 1) 上升沿触发CP0= CPCP1= Q0CP2= Q1B = Q2n Q1n Q0n二进制异步计数器级间连接规律计数规律T 触发器的

35、触发沿上升沿下降沿加法计数CPi = Qi-1CPi = Qi-1减法计数CPi = Qi-1CPi = Qi-11Q01J1KC1FF0Q0Q11J1KC1FF1Q11Q21J1KC1FF2Q21BCP&用T 触发器实现二进制异步减法计数器1 2 3 4 5 6 714 13 12 11 10 9 874197CT/LD Q2 D2 D0 Q0 CP1 地VCC CR Q3 D3 D1 Q1 CP074197Q0 Q1 Q2 Q3CRCP1D0 D1 D2 D3CP0CT/LD(三) 集成二进制异步计数器74197、74LS197计数/置数异步清零异步置数加法计数二 八 十六进制计数二-八-

36、十六进制计数器的实现M = 2计数输出：M = 8计数输出：Q1Q1Q21J1KC1FF2Q21Q31J1KC1FF3Q3111J1KC1FF1CP1CP011J1KC1FF0Q0Q0M = 16计数输出：其它：74177、74LS177、74293、74LS293 等。5.2.3 十进制计数器（8421BCD 码）一、十进制同步计数器(一) 十进制同步加法计数器00000001/00010/00011/00100/00101/00110/0011110001001/0/0/0/11.结构框图和状态图时钟方程输出方程00000000Q3nQ2nQ1nQ0n00 01 11 1010 0001

37、11 10C十进制同步加法计数器CP计数脉冲Q2Q1Q0C进位计数输出Q4高位计数器Q3（个位）（十位）/C2.选择触发器，求时钟方程、输出方程、状态方程选4个CP触发的边沿JKFFQ1nQ0nQ3nQ2n 00 01 11 100001 11 10Q3n+1 Q2n+1 Q1n+1 Q0n+1 0 0 0 10 1 0 11 0 0 10 0 0 00 0 1 00 1 1 00 1 0 01 0 0 00 0 1 10 1 1 1 状态方程逻辑图CP1KC1FF2&1JC1J1KC1FF01KC1FF3&1J1&Q1Q01KC1FF1&1J&Q2Q3Q3Q1nQ0nQ3nQ2n 00 01

38、 11 100001 11 10Q3n+1 Q2n+1 Q1n+1 Q0n+1 0 0 0 10 1 0 11 0 0 10 0 0 00 0 1 00 1 1 00 1 0 01 0 0 00 0 1 10 1 1 1 驱动方程J0 = K0 = 1,J1= Q3nQ0n, K1= Q0J2 = K2 = Q1nQ0nJ3 = Q2nQ1nQ0n , K3 = Q0n 检查能否自启动将无效状态1010 1111代入状态方程：101010110100111011110000110011010100能自启动(二) 十进制同步减法计数器00001001/11000/00111/00110/0010

39、1/00100/0001100100001/0/0/0/0(略)(三) 十进制同步可逆计数器(略)(四) 集成十进制同步计数器74160、741621 2 3 4 5 6 7 816 15 14 13 12 11 10 974160(2)VCC CO Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D2 D3 CTP 地(引脚排列与74161相同)异步清零功能：(74162 同步清零)同步置数功能：同步计数功能：保持功能：进位信号保持进位输出低电平1. 集成十进制同步加法计数器2. 集成十进制同步可逆计数器(1) 74190 (单时钟，引脚与74191相同)异步并行置数功能：同步可

40、逆计数功能：加法计数减法计数保持功能：1 2 3 4 5 6 7 816 15 14 13 12 11 10 974190D1 Q1 Q0 CT U/D Q2 Q3 地VCC D0 CP RC CO/BO LD D2 D3(2) 74192 (双时钟，引脚与74193相同)1 2 3 4 5 6 7 816 15 14 13 12 11 10 974192D1 Q1 Q0 CPD CPU Q2 Q3 地VCC D0 CR BO CO LD D2 D3异步清零功能：异步置数功能：同步可逆计数功能：加法计数减法计数保持功能1 2 3 4 5 6 714 13 12 11 10 9 874290S9

41、A S9B Q2 Q1 地VCC R0B R0A CP1 CP0Q0 Q3二*、十进制异步计数器(三) 集成十进制异步计数器（74290）异步清零功能S9A S9BQ0 Q1 Q2 Q3R0B R0AM1=2M1 = 5CP0CP11 10 0 0 0异步置“9”功能1 11 0 0 1异步计数功能M = 2M = 5M = 10CPCPCPCP5.2.2 N 进制计数器方法用触发器和门电路设计用集成计数器构成清零端置数端(同步、异步)一、利用同步清零或置数端获得 N 进制计数思 路：当 M 进制计数器从S0计到 SN 1 后使计数器回到 S0 状态2. 求归零逻辑表达式；1. 写出状态 SN

42、 1 的二进制代码；3. 画连线图。步 骤：例 用四位二进制计数器 74163 构成十二进制计数器。解：1. = 10112. 归零表达式：3. 连线图74163Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CR1&4位二进制同步加法计数器，同步清零，同步置数。见P307表5.2.2二、利用异步清零或置数端获得 N 进制计数 当计数到 SN 时，立即产生清零或置数信号， 使计数器返回 S0 状态。（ SN态瞬间即逝）思 路：步 骤：1. 写出状态 SN 的二进制代码；2. 求归零逻辑表达式；3. 画连线图。例 用2-8-16进制异步计数器74197构成十二进制计数器。74

43、197Q0 Q1 Q2 Q3CP0D0 D1 D2 D3CRCPCP1LDCT/&状态S12的作用：产生归零信号4位二进制异步加法计数器，异步清零，异步置数。见P317表5.2.774161Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CR1&174161Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CR1&1例 用74161 构成十二进制计数器。4位二进制同步加法计数器，异步清零，同步置数。见P305表5.2.1解：= 1011= 1100二、五、十进制异步加法计数器，异步清零，异步置数。见P332333三 计数器容量的扩展1. 集成计数器的级联7

44、4161(1)Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ4 Q5 Q6 Q774161(0)Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ0 Q1 Q2 Q3CP11111CO016 16 = 25674290(个位)Q0 Q1 Q2 Q3S9A S9B R0B R0ACP0CP1CP74290 (十位)Q0 Q1 Q2 Q3S9A S9B R0B R0ACP0CP1Q0 Q1 Q2 Q3Q0 Q1 Q2 Q31 2 4 810 20 40 8010 10 = 1004位二进制同步加法计数器，异步清零，同步置数。见P305表5.2.1

45、2. 利用级联获得大容量 N 进制计数器1) 级联 N1 和 N2 进制计数器，容量扩展为 N1 N2N1进制计数器N2进制计数器CP进位CCP例用 74290 构成 60 进制计数器74290（个位）Q0 Q1 Q2 Q3S9A S9B R0B R0ACP0CP1CP74290(十位） Q0 Q1 Q2 Q3S9A S9B R0B R0ACP0CP1Q0 Q1 Q2 Q3Q0 Q1 Q2 Q3N1= 10N2 = 6异步清零个位芯片逢十进一60 = 10 6 = N1 N2 = N 2) 用归零法或置数法获得大容量的 N 进制计数器例 试分别用 74161 和 74162 接成六十进制计数器

46、。Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ4 Q5 Q6 Q774161(0)Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ0 Q1 Q2 Q3CP111CO074161(1)用 SN 产生异步清零信号：用 SN1 产生同步置数信号：&11&先用两片74161构成 256 进制计数器异步清零，同步置数16进制加法计数器同步清零，同步置数10进制加法计数器74162 同步清零，同步置数10进制加法计数器。再用归零法将 M = 100 改为 N = 60 进制计数器，即用 SN1 产生同步清零、置数信号。先用两片 74162 构成 10

47、 10 进制计数器，Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ4 Q5 Q6 Q774162(个)Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CRQ0 Q1 Q2 Q3CP111CO074162(十)11&115 9同步清零，同步置数10进制加法计数器1. 同步 清零(或置数)端计数终值为 SN1 异步 清零(或置数)端计数终值为 SN2. 用集成 二进制 计数器扩展容量后， 终值 SN (或 SN1 )是二进制代码；用集成十进制计数器扩展容量后，终值 SN (或SN1 )的代码由个位、十位、百位的十进制数对应的 BCD 代码构成。注意1

48、. 集成 4 位二进制同步加法计数器74161Q0 Q1 Q2 Q3CTTLDCOCPCTPCR D0 D1 D2 D3CR = 0Q3 Q0 = 0000同步并行置数CR=1，LD=0，CP异步清零Q3 Q0 = D3 D0 1) 74LS161 和 74LS163集成计数器汇总：74161的状态表 输 入 输 出 注CR LD CTP CTT CP D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1CO 0 1 0 d3 d2 d1d0 1 1 1 1 1 1 0 1 1 0 0 0 0 0 0 d3 d2 d1 d0 计 数 保 持 保 持 0清零置数CR = 1, L

49、D = 1, CP，CTP = CTT = 1二进制同步加法计数CTPCTT = 0CR = 1，LD = 1，保持若 CTT = 0CO = 0若 CTT = 174163异步清零同步清零2. 集成 4 位二进制同步可逆计数器1) 74191（单时钟）74191Q0 Q1 Q2 Q3U/DLDCO/BOCPCTD0 D1 D2 D3RC加计数时CO/BO= Q3nQ2nQ1nQ0n并行异步置数减计数时CO/BO= Q3nQ2nQ1nQ0n1 2 3 4 5 6 7 816 15 14 13 12 11 10 974191D1 Q1 Q0 CT U/D Q2 Q3 地VCC D0 CP RC

50、CO/BO LD D2 D3LD CT U/D CP D3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1 0 d3 d2 d1 d0 1 0 0 1 0 1 1 1 d3 d2 d1 d0加 法 计 数 减 法 计 数 保 持 CT = 1,CO/BO = 1时，1 2 3 4 5 6 7 816 15 14 13 12 11 10 974193D1 Q1 Q0 CPD CPU Q2 Q3 地VCC D0 CR BO CO LD D2 D32) 74193(双时钟)CO74193Q0 Q1 Q2 Q3LDCPUCRD0 D1 D2 D3BOCPDCR LD CPU CPD D

51、3 D2 D1 D0Q3n+1 Q2n+1 Q1n+1 Q0n+1注 1 0 0 d3 d2 d1 d0 0 1 1 0 1 1 0 1 1 1 0 0 0 0 d3 d2 d1 d0 加 法 计 数 减 法 计 数 保 持异步清零异步置数BO =CO=11 2 3 4 5 6 714 13 12 11 10 9 874197CT/LD Q2 D2 D0 Q0 CP1 地VCC CR Q3 D3 D1 Q1 CP074197Q0 Q1 Q2 Q3CRCP1D0 D1 D2 D3CP0CT/LD集成二进制异步计数器74197、74LS197计数/置数异步清零异步置数加法计数二 八 十六进制计数二

52、-八-十六进制计数器的实现M = 2计数输出：M = 8计数输出：Q1Q1Q21J1KC1FF2Q21Q31J1KC1FF3Q3111J1KC1FF1CP1CP011J1KC1FF0Q0Q0M = 16计数输出：其它：74177、74LS177、74293、74LS293 等。集成十进制同步计数器74160、741621 2 3 4 5 6 7 816 15 14 13 12 11 10 974160(2)VCC CO Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D2 D3 CTP 地(引脚排列与74161相同)异步清零功能：(74162 同步清零)同步置数功能：同步计数功能：

53、保持功能：进位信号保持进位输出低电平1. 集成十进制同步加法计数器集成十进制同步可逆计数器(1) 74190 (单时钟，引脚与74191相同)异步并行置数功能：同步可逆计数功能：加法计数减法计数保持功能：1 2 3 4 5 6 7 816 15 14 13 12 11 10 974190D1 Q1 Q0 CT U/D Q2 Q3 地VCC D0 CP RC CO/BO LD D2 D3(2) 74192 (双时钟，引脚与74193相同)1 2 3 4 5 6 7 816 15 14 13 12 11 10 974192D1 Q1 Q0 CPD CPU Q2 Q3 地VCC D0 CR BO C

54、O LD D2 D3异步清零功能：异步置数功能：同步可逆计数功能：加法计数减法计数保持功能1 2 3 4 5 6 714 13 12 11 10 9 874290S9A S9B Q2 Q1 地VCC R0B R0A CP1 CP0Q0 Q3十进制异步计数器(三) 集成十进制异步计数器（74290）异步清零功能S9A S9BQ0 Q1 Q2 Q3R0B R0AM1=2M1 = 5CP0CP11 10 0 0 0异步置“9”功能1 11 0 0 1异步计数功能M = 2M = 5M = 10CPCPCPCP练习：P394 题5.15，题5.16 (1),(2)74161Q0 Q1 Q2 Q3CTT

55、LDCOCPCTPCR D0 D1 D2 D3解：同步：SN=S6=0110异步：SN-1=S5=0101题5.15（1）异步清零功能S9A S9BQ0 Q1 Q2 Q3R0B R0AM1=2M1 = 5CP0CP1异步计数功能5.3 寄存器和读/写存储器(Register and Random Access Memory)5.3.1 寄存器的主要特点和分类一、 概念和特点(一) 概念寄存：把二进制数据或代码暂时存储起来。寄存器：具有寄存功能的电路。(二) 特点 主要由触发器构成,一般不对存储内容进行处理。并行输入并行输出FF0 FF1 FFn1D0 D1 Dn1 Q0 Q1 Qn1 控制信号

56、1 0 1 01 0 1 001010101串行输入串行输出二、 分类(一) 按功能分基本寄存器移位寄存器(并入并出)(并入并出、并入串出、 串入并出、串入串出)(二) 按开关元件分TTL 寄存器CMOS 寄存器基本寄存器移位寄存器多位 D 型触发器锁存器寄存器阵列单向移位寄存器双向移位寄存器基本寄存器移位寄存器(多位 D 型触发器)(同 TTL)5.3.2 基本寄存器 一个触发器可以存储 位二进制信号；寄存 n 位二进制数码，需要 个触发器。1 n一、4 边沿 D 触发器 (74175、74LS175)C11DD0Q0Q0RDC11DD1Q1Q1C11DD2Q2Q2C11DD3Q3Q3RDR

57、DRDFF0FF1FF2FF311CPCR异步清零00000同步送数1d0d1d2d3保 持特点：并入并出，结构简单，抗干扰能力强。二 、双 4 位锁存器 (74116)(一) 引脚排列图和逻辑功能示意图74116Q0 Q1 Q2 Q3CRLEAD0 D1 D2 D3LEB异步清零送数控制并行数码输入并行数码输出(二) 逻辑功能清零送数保持三、 4 4 寄存器阵列 (74170、74LS170)(一) 引脚排列图和逻辑功能示意图74170 Q0 Q1 Q2 Q3ENRD0 D1 D2 D3ENWAW0AW1AR0AR1并行数码输入数 码 输 出AW0、AW1 写入地址码AR0、AR1 读出地址

58、码ENW 写入时钟脉冲ENR 读出时钟脉冲(二) 逻辑功能16个D锁存器 构成存储矩阵能存放4个字: W0、W1、W2、W3Q0 Q1 Q2 Q3ENRD0 D1 D2 D3ENWAW0AW1AR0AR1FF00FF01FF02FF03FF10FF11FF12FF13FF20FF21FF22FF23FF30FF31FF32FF330000 0 0 10 0 0 1010 0 1 00 0 1 0100 1 0 00 1 0 0111 0 0 01 0 0 01写 入 禁 止000 0 0 0 101 0 0 1 010 0 1 0 011 1 0 0 01 1 1 1 1特点: 能同时进行读写

59、; 集电极开路输出每个字有4位： 5.3.3 移位寄存器一、单向移位寄存器右移寄存器Q0Q1Q2Q3C11DFF0CPC11DFF1C11DFF2C11DFF3时钟方程驱动方程状态方程Di000000001011100000000111100000001011000001101100000101000001000000100000左移寄存器Di左移输入左移输出驱动方程状态方程移位寄存器主要特点：1. 输入数码在 CP 控制下，依次右移或左移； 2. 寄存 n 位二进制数码。n 个CP完成串行输入，并可从Q0Q3 端获得并行输出，再经 n 个CP又获得串行输出。3. 若串行数据输入端为 0，则

60、n 个CP后寄存器被清零。Q3CPQ0Q1Q2C11DFF0C11DFF1C11DFF2C11DFF3二、双向移位寄存器(自学)三、集成移位寄存器(一) 8 位单向移位寄存器 74164DSA DSB Q0 Q1 Q2 Q3 地1 2 3 4 5 6 714 13 12 11 10 9 874164VCC Q7 Q6 Q5 Q4 CR CP74164Q7Q6Q5Q4Q3Q2Q1Q0CP CRDSA DSB异步清零0 0 0 0 0 0 0 0保持不变0 1（二）4 位双向移位寄存器 74LS194(略) 1送数5.3.4 移位寄存器型计数器结构示意图Q0Q1Qn1C11DFF0CPC11DFF