VHDL语言在电子设计自动化中应用

1、-. z浅议VHDL语言在电子设计自动化中的应用【 摘 要 】 随着电子技术和计算机技术的迅速开展，电子设计也变得越来越复杂，并朝着自动化方向开展，且运用语言进展电子设计成为了一种趋势，有效地缩短了开发的周期及效率，其中vhdl语言就是电子设计中常用的一种语言。本文就vhdl语言在电子设计自动化中的应用进展了分析讨论。【 关键词 】 vhdl语言；电子设计；自动化；应用【 abstract 】 along with the electronic technology and the rapid development of puter technology, electronic design

2、 has bee more and more ple*, and toward the development of automation, and the use of language for electronic design has bee a trend, effectively shorten the development cycle and efficiency, in which the vhdl language on the electronic design is monly used in a language, this paper on the vhdl lang

3、uage in electronic design automation application is analyzed and discussed.【 keywords 】 vhdl language; electronic design automation; application0 引言近些年，随着电子技术及计算机技术的不断开展，使用原来的方法进展系统及芯片的设计已经不能满足要求了，需要具有更高效率的设计方法，运用vhdl语言进展电子设计就是在这种情况下开发的，而且被越来越广泛地应用到电子设计自动化中，显著地提高了开发效率及产品的可靠性。1 电子设计自动化和vhdl语言概述1.1 电子

4、设计自动化概述电子设计自动化又称为eda技术，它是在上世纪70年代的集成电路技术茂盛开展下诞生的，与集成电路的复杂度是严密相关的。在第一代电子设计自动化eda中，其主要功能是进展图形编辑交互及设计规则检查，所要解决的问题是进展pcb布局布线或者晶体管级幅员的设计；第二代电子自动化设计eda系统，主要包括逻辑图的设计输入、逻辑综合、芯片布图、模拟验证及印刷电路的版布图等，随着集成电路尺寸越来越小、规模越来越大、速度及频率越来越高、设计越来越复杂，hdl的设计方案应运而生，随后具有描述语言的vhdl被提出来了。1.2 vhdl语言概述vhdl语言是指超高速集成电路的硬件描述语言，它是一种很快的电路

5、设计工具，其功能主要包括电路合成、电路描述及电路仿真等电路设计工作。vhdl语言是由抽象及具体硬件级别进展描述的工业标准语言，它已经成为了一种通用硬件设计的交换媒介，很多工程软件供给商已经把vhdl语言当做了eda或cad软件的输入/输出标准，很多eda厂商还提供了vhdl语言编译器，同时在方针工工具、布图工具及综合工具中对vhdl语言提供了支持。2 vhdl语言的特点及开发流程2.1 vhdl语言主要有几方面的特点。一是vhdl语言具有较强的描述功能，能够对支持系统的行为级、门级及存放器传输级这三个层次进展设计，和其它硬件描述语言相比，vhdl语言的行为描述能力更强，这种较强的行为描述力能够

6、有效地避开具体器件构造，对大规模的电子系统的逻辑行为进展描述与设计，vhdl语言已经成为高层次设计中的核心，也是它成为了电子设计系统领域最好的硬件语言描述。二是vhdl语言具有较为丰富的模拟库函数及仿真语句，这使它能够在任何设计系统中，很早地就能对设计系统功能中的可行性进展查验，并随时可以对设计进展模拟仿真，将设计中的逻辑错误消除在组装前，由于大规模集成电路及应用多层的印刷技术器件组装完毕之后，很难进展修改，这就使得逻辑模拟变得不可缺少，运用逻辑模拟还能够减少本钱缩短调试及设计周期。对于中小规模的集成电路，仅运用模拟就能够获得成功数字系统设计；而大规模集成电路，则需要运用逻辑模拟进展逻辑网络设

7、计的检查与分析，逻辑模拟系统对于集成电路来说，是不可缺少的重要手段。三是vhdl语言能够支持大规模的设计分解，及已有设计再利用，大规模的设计不可能有一个人独立地完成，需要多个工程共同的组成，vhdl语言中的设计实体概念、设计库概念、程序包概念为设计的分解及再利用提供了有力的支持。四是vhdl语言的可读性好，能够被计算机承受也能够被人类轻易的理解，vhdl语言所书写的源文件，既可以当做文档又能是程序，这种用源代码的描述进展复杂的控制逻辑设计，不仅灵活方便，还能够对设计结果进展保存、交流及重用。五是vhdl语言本身生命周期就较长，在vhdl语言设计中，并不包含和工艺相关的信息，其设计和最终工艺实现

8、是无关的，能够使设计通过门级仿真之后，在用适宜的工具映射到不同的工艺当中，当工艺进展更新时，就不需要进展原设计的修改了，仅改变映射工具就可以了，对于已经完成的设计，尤其是和工艺技术相关的参数可以运用vhdl语言所提供的类属进展描述，或者进展子程序功能的调用，可以在源程序不改变的情况下，仅修改类属的函数及参量就可以了，这样就可以改变电子设计的规模及构造了。当然在vhdl语言也有些缺乏之处，像没有wait语句、不能处理动态构造、不能等待时序等，但它整体还是有很多优点的，并为硬件设计带来了很方便，被很多用户所承受，也得到了很多厂商的有力支持。2.2 vhdl语言的开发流程vhdl语言的开发流程主要为

9、文本编辑、功能仿真、逻辑综合、布局布线、时序仿真及编程下载。其中文本编辑器能够进展vhdl语言环境的编辑，其文件保存为.vhd的文件；功能仿真是指将文件调入vhdl的仿真软件中，并进展功能的仿真，对其逻辑功能进展检查以验证是否正确，也称为前仿真，对于那些相对简单的电子设计可以忽略这一步，在布线完成之后直接进展时序仿真；逻辑综合是指将文件进展逻辑综合并在设定的约束条件下进展综合，就是把语言综合成布尔表达式及信号连接关系，综合之后会生成.edf的电子设计自动化的工业标准文件；布局布线则是将.edf文件调到pld厂家所提供的软件之中进展布局布线，这样就可以把已设计好的逻辑安放到pld了；时序仿真是指

10、利用布局布线时所获得的准确参数进展后仿真的验证；编程下载所指当确认方针没有错误后，就将文件储存到目标芯片中。3 vhdl语言在电子设计自动化中的应用3.1 vhdl语言在电子设计自动化中的应用实例以简单的数字钟说明vhdl语言在电子设计自动化中的应用，数字钟中主要包括秒s、分min、时h三个主要模块，这里所指的秒分是60进制的计数源代码，library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entitytm60 isport(clear,ci,load,clk:in std_logic;beginif(

11、clear=0)thenqh=0000;ql=0000;elseqh=qh+1;end ifelseql=ql+1;end if;end if;end if;end process;end behave;在电子设计自动化应用实例当中，我们用到了分、秒计数器，并将底层的模块连接成为顶层的文件，从实现简单的自动数字时钟，当然还可以对闹时模块、报时模块及校正模块等进展设计，并与顶层的数字钟模块进展连接，运用vhdl语言，能够使其模块化，并由顶部向下的设计，所需要的时间并不长，这个自动化数字钟的应用是比拟简单的，但它们的系统理念是相通的。3.2 vhdl语言在电子设计自动化应用中所要注意的问题在电子自

12、动化应用中，vhdl语言已经成为了主要的硬件描述通用语言，很多电子设计自动化公司都在应用这种语言，从语法的角度来看，与以前所应用的c语言或者pascal是相互联系的，但是它们之间又是相互区别的，vhdl语言能够并行执行，与硬件之间有着对应的关系，其描述力是很强的。在一般的构造设计中，主要有支持行为、构造及数据流的描述方法，在运用vhdl语言的编程中，所要注意的是：一是文件名和实体名要一样，其后缀均为.vhd，程序的存储路径不能有汉字出现，变量要放在构造体之中，变量并不是全局量，仅能在进程语句及子程序中进展使用。二是在编程的时候，几乎都要运用到std_logic_1164的程序包，仅运用到这个程

13、序包是不够的，还应该依据运算符的支持数据类型进展其他数据包的选择。三是关于顺序语句和并行语句问题，要把并行语句直接放入构造体里就可以了，而顺序语句就要放在process里了，虽然process自身是并行语句，但它的部确是顺序语句。四是在条件语句中，条件的覆盖是不完整的，综合器会把多余的锁存器引入进来，一定要对条件所覆盖的围进展考虑，通常的处理方法是加上else语句进展条件补全，顶层的文件在进展存盘时，其文件名是不能和底层的文件名一样的。4 vhdl语言在电子设计自动化应用中的作用vhdl语言在电子设计自动化中的应用，能够有效地打破传统硬件电路的设计界限，借助硬件的描述语言设计出与相关要求相符合

14、的硬件系统，运用vhdl语言对电子设计自动化的应用，与c语言的语法类型是相似的，具有很好的可读性，掌握起来也较为简单，运用vhdl语言进展硬件电路的设计打破了原有地先画出电路的原理图，再进展元器件及实际电路定式的搭建，可以灵活地御用vhdl语言描述的硬件电路功能进展信号的连接和定时关系，在总体行为的设计一直到最终逻辑形成网络表的文件，对于每一步都要进展仿真的检查，在仿真结果分析中，能够发现电子自动化系统的设计中所存存在的问题，这样更有利于电子设计自动化应用的完整，并且其设计效率更高，时间周期更短，vhdl语言已经被广泛地应用在电子设计自动化中了。5 总结随着电子技术和计算机技术的不断开展，电子产品也在迅速开展着，电子设计自动化技术改变了传统的数字系统设计方法及实现手段，而vhdl国际标准语言与电子设计自动化技术工具的结合，能够有效地降低设计的风险，缩短设计的时间周期，提高设计效率，随着vhdl语言在电子设计自动化的应用越来越广泛，并将会给硬件的设计领域带来很