EDA课程设计报告及说明书

1、-. z目录TOC o 1-3 h u HYPERLINK l _Toc31099 1.前言 II开发软件进展编程研究模拟IC的计费功能的实现过程，硬件界面如图12所示。图12 硬件界面5.2 软件调试软件调试过程仿真时序如图13所示：图13 仿真时序图6结论用Verilog硬件描述语言的形式进展数字系统的设计方便灵活，利Quartus II软件进展编译优化仿真极减少了电路设计时间和可能发生的错误。降低了开发本钱，这中设计方法必将在未来的数字系统设计中发挥越来越重的作用。本设计的模拟计费系统，根本实现在题目所给你要求。本设计采用的正式FPGA来控制计费功能的逻辑运行，具有编程灵活，性能可靠等优

2、点，而且FPGA在去电后配置数据自动消失，用户可以控制加载进程，在现场修改器件的逻辑功能。在设计过程中我们首先把整个计费设计根据功能分成假设干个功能模块，然后理清各个模块的时序，以便将各个功能模块综合在一起,能够公用总线，使其能正常工作不受干扰，FPGA在实现计费功能方面比拟灵活，可以通过对程序的修改来到达计费的不同功能。通过本次课程设计进一步熟悉Quartus II软件的使用和操作方法；以及对Verilog HDL语言的自顶向下设计方法有了进一步的认识，对其中的许多语句也有了新了解，掌握；对自己独立思考和解决问题的能力也有了很大的锻炼。7总结与体会模拟IC计费器系统的设计已全部完成，能按预期

3、的效果进展模拟选通、 停顿、计费、显示等功能，并设计动态扫描电路显示话费数目，由动态扫描电路来完成。暂时停顿不计费，话费保持不变。模拟计费器系统的设计已全部完成，能按预期的效果进展模拟选通、 停顿、计费、显示等功能，并设计动态扫描电路显示话费数目，由动态扫描电路来完成。各模块完成后，在将它们组合成完整的计费系统，在设计过程中还需要改良的是控制系统的纠错功能。计费系统的设计中表达了VHDL覆盖面广，描述能力强，是一个多层次的硬件描述语言及PLD器件速度快，使用方便，便于修改等特点，本设计在实用方面具有一定的价值。通过这次实验使我收获很多，对书本理论知识有了进一步加深，初步掌握了MA*PLUSII

4、软件的一些设计使用方法。对一些器件的使用方法了解更深刻了，如一些器件的使能端的作用等。主要有以下一些实验感想：应该对实验原理有深刻理解；做实验必须不急不躁，不能看见其他同学做的快就沉不住气了；熟练掌握软件是必要的；必须学会自己调试电路，一般第一次设计出的电路都会通不过编译的，所以要学会调试电路，而不是等教师解答或同学帮助；8辞短暂的课程设计就要完毕了，在此，感所有在学习和生活中给予我关心和帮助的人们。首先我要感坤明教师，本次课程设计设计的选题、课题调研与撰写工作实在和教师的指导下完成的。和教师渊博的知识、严谨的治学态度、一丝不苟的工作作风、和不厌其烦的精神对我影响至深，使我受益终生，在此我向和

5、教师表示崇高的敬意和衷心的感。其次，在我的课程设计期间，各个组对于一样相似问题进展几列讨论，逐一侦破，在此向这些同学们表示衷心的感。最后，向所有曾给予我关心和帮助的教师和同学们再次致以最衷心的感。9参考文献1王金明.数字系统设计与Verilog HDLM.：电子工业.2021.2松，黄继业.EDA技术实用教程M.：科学.2021.3周润景,基于Quartus II的数字系统Verilog HDL设计实例详解,电子工业,2021.4景华,杜玉远.Verilog HDL语言及数字系统设计,国防工业.5付家才，EDA原理与应用，：化学工业教材出版中心，2005.6立,光新,柴磊,周泽魁. FPGA在

6、多功能计费器系统中的应用期刊论文-仪器仪表学报2005.7煜,基于FPGA芯片设计多功能数字钟的研究期刊论文-应用科技, 2001(12).8候伯亨,顾新.VHDL硬件描述语言与数字逻辑电路设计修订版电子工程师必备知识,1999.9昌凡.可编程逻辑器件及VHDL设计技术,2001.10王玫,王桂珍,田丽红.基于EDA改革数电课程设计,培养学生创新能力期刊论文-电气电子教学学报,2006(04).11王晓峰.可编程逻辑器件及硬件描述语言的EDA方法期刊论文-大学学报自然科学版, 2005(04).附录一：源程序：module account(state,clk,card,decide,dispt

7、ime,dispmoney,write,read,warn,cut);/output write,read,warn,cut;input state,clk,card;input2:1 decide;/话务种类output10:0 dispmoney;/显示余额output8:0 disptime;/显示通话时间reg10:0 money; /reg8:0 dtime;reg warn,cut,write,t1m;reg set,reset_ena;integer num1,temp;assign dispmoney=cardmoney:0;assign disptime=dtime;assi

8、gn read=card1:0;always (posedge clk)beginif (num1=59) begin num1=0; t1m=1; endelse beginif(state)num1=num1+1;else num1=0; t1m=0; endendalways (negedge clk)begin if(!set) begin money=11h500; set=1; end if(card&state) if(t1m) case(state,decide) 3b101: if(money3)begin warn=1; write=0; reset_ena=1; ende

9、lsebeginif(money3:04b0011)beginmoney3:0=money3:0+7;if(money7:4!=0)money7:4=money7:4-1;elsebegin money7:4=9; money10:8=money10:8-1; endendelse money3:0=money3:0-3; write=1; if(dtime3:0=9)begindtime3:0=0;if(dtime7:4=9)begin dtime7:4=0; dtime8=dtime8+1; endelse dtime7:4=dtime7:4+1;endelsebegindtime3:0=

10、dtime3:0+1; warn=0; reset_ena=0;endend 3b110: if(money6)begin warn=1; write=0; reset_ena=1; endelse beginif(dtime3:0=9)begin dtime3:0=0; if(dtime7:4=9)begin dtime7:4=0; dtime8=dtime8+1; endelse dtime7:4=dtime7:4+1;endelse dtime3:0=dtime3:0+1;if(money3:04b0110)beginmoney3:0=money3:0+4;if(!money7:4)begin money7:4=9; money10:8=money10:8-1; endelse money7:4=money7:4-1;endelse money3:0=money3:0-6;write=1; reset_ena=0; warn=0;end endcaseelse write=0;else begin dtime=0; warn=0; write=0;