第4章CMOS数字集成电路课件

1、1第四章 CMOS数字集成电路 MOS集成电路具有集成度高、功耗低的特点，是当今大规模集成电路的主流产品，尤其是CMOS集成电路。2022/7/25 韩 良12基本知识提示：NMOS PMOS 增强型 耗尽型 四端器件沟道长度调制效应(短沟效应): 饱和区截止饱和非饱和NMOS2022/7/25 韩 良234-1 MOS传输门 MOS传输门就是通过控制MOS管的导通和截止来实现信号的传输。结构简单，控制灵活，是组成MOS电路的基本单元之一。2022/7/25 韩 良34 思考题1. NMOS传输门、PMOS传输门、CMOS传输门各自的优缺点是什么？2.传输门的传输速度与哪些因素有关？2022/

2、7/25 韩 良454.1.1单沟传输门1. NMOS传输门IOG“0”IOGG为“1”电平时 NMOS开启，传送信号G为“0”电平时 NMOS管截止，不传送信号。 O点电容通过饱和导通的NMOS管放电，NMOS管逐渐进入非饱和，放电加快，最终O点达到与I点相同的“0”。(1)由I向O传送“0”时(假设O初始为“1”)2022/7/25 韩 良564.1.1 单沟传输门1. NMOS传输门(续)“1”IOG O点电容通过饱和导通的NMOS管充电，当O点电位上升到比G点电位低一个VTn时， NMOS管截止。即最终O点达到的“1”比G点的“1”低一个VTn 。(2)由I向O传送“1”时(假设O初始

3、为“0” )2022/7/25 韩 良674.1.1 单沟传输门2. PMOS传输门G为“0”电平时 PMOS开启，传送信号G为“1”电平时 PMOS管截止，不传送信号。 O点电容通过饱和导通的PMOS管充电，PMOS管逐渐进入非饱和，充电加快，最终O点达到与I点相同的“1”。(1)由I向O传送“1”时(假设O初始为“0”)IOG“1”IOG2022/7/25 韩 良784.1.1 单沟传输门2. PMOS传输门(续) O点电容通过饱和导通的PMOS管放电，当O点电位下降到比G点电位高一个|VTp|时， PMOS管截止。即最终O点达到的“0”比G点的“0”高一个|VTp| 。(2)由I向O传送

4、“0”时(假设O初始为“1” )“0”IOG 韩 良2022/7/25 韩 良894.1.2 CMOS传输门O点电容通过饱和导通的NMOS管和PMOS管放电，NMOS管逐渐进入非饱和，PMOS管逐渐截止，最终O达到与I相同的“0”。(1)由I向O传送“0”(O初始为“1” )OIGGG为“0”电平、G为“1”电平时 NMOS、 PMOS管都截止。G为“1”电平时、G为“0”电平 NMOS、 PMOS管都开启。OIGG“0” 韩 良2022/7/25 韩 良9104.1.2 CMOS传输门(续) O点电容通过饱和导通的NMOS管和PMOS管充电，PMOS管逐渐进入非饱和，NMOS管逐渐截止，最终

5、O达到与I相同的“1” 。(2)由I向O传送“1”(O初始为“0” )OIGG“1” 韩 良2022/7/25 韩 良10114.1.3 MOS传输门的速度GViVoGViVoGnViVoGp MOS传输门的传输速度与节点电容、前级驱动能力、和自身MOS管的W/L有关。 对于自身来说， W/L越大，导通电阻越小，传输速度越快。 对于单沟传输门来说，传送“1”和“0”的速度不同，而对于CMOS传输门可以达到相同。2022/7/25 韩 良11124.1.4 MOS传输门的特点1)NMOS传输门能可靠地快速传送“0”电平，传送“1”电平时较慢，且有阈值损失；2)PMOS传输门能可靠地快速传送“1”

6、电平，传送“0”电平时较慢，且有阈值损失；3)CMOS传输门能可靠地快速传送“1”电平和“0”电平，但需要两种器件和两个控制信号4)MOS传输门具有双向传输性能2022/7/25 韩 良1213作业(不交)1. NMOS传输门、PMOS传输门、CMOS传输门各自的优缺点是什么？2022/7/25 韩 良13144-2静态MOS反相器 MOS反相器特性的分析是MOS基本逻辑门电路分析的重要基础。2022/7/25 韩 良1415 思考题1. 各种MOS反相器的结构有何不同？各自的优缺点是什么？2.各种MOS反相器的输出高低电平是多少？分别受什么因素影响？3.什么叫有比电路？什么叫无比电路？4.各

7、种MOS反相器的速度、功耗、噪声容限分别受哪些因素影响？2022/7/25 韩 良15164.2.1 电阻负载NMOS反相器1. 结构和工作原理VOH=VDD(VDDVOH)/RL=0Vi为低电平VOL时，MI截止Vi为高电平VOH时，MI非饱和(VDDVOL ) /RL =KI 2(VOH -VTI)VOL-VOL2 ViVoRLVDDMI VOL VDD 1+2KI RL(VOHVTI)其中:KI=WL( )oxo2tox21COXWL=2022/7/25 韩 良16174.2.1 电阻负载NMOS反相器2. 基本特性RL若小：VOL高，功耗大， tr小;W/L若小(即KI小)：VOL高，

8、功耗小,，tf大。ViVoRLVDDMNRL减小VILVIHVOHVOLVoVi0 VOL VDD 1+2KI RL(VOHVTI)0VitVDD0VotVDD2022/7/25 韩 良17ViVoRLVDDMN（1）VOH=VDD（2）VOL VDD 1+2KI RL(VOHVTI)有比（3）RL占较大面积或采用特殊工艺（4）上升速度慢（5）噪声容限小（6）静态功耗大4.2.1 电阻负载NMOS反相器2. 基本特性2022/7/25 韩 良18FRLVDDNMOSPDNIn1InNABnand2FRLVDDABFFnor2RLVDDABFDECRLVDDaoi221ABFDCERLVDDoa

9、i324.2.1 电阻负载NMOS反相器3. 门电路结构PDN-pull down network2022/7/25 韩 良19204.2.2 E/E饱和负载NMOS反相器1. 结构和工作原理ViVoVDDMLMIVOH=VDDVTL KL(VDD-VOH-VTL)2=0Vi为低电平VOL时,MI截止,ML饱和Vi为高电平VOH时,MI非饱和,ML饱和KL(VDD-VOL-VTL)2=KI2(VOH-VTI)VOL-VOL2其中：R =KIKL=(W/L)I(W/L)LVOL (VDD VTL )22R(VOHVTI)有比电路2022/7/25 韩 良20214.2.2 E/E饱和负载NMOS

10、反相器2.单元特点ViVoVDDMLMIVo ViR减小(KI/ KL )(1)VOH比电源电压VDD低一个阈值电压Vt（有衬底偏值效应）；(3) ML和MI的宽长比分别影响tr和tf。(4)上升过程由于负载管逐渐接近截止，tr较大。(2)VOL与R有关，为有比电路；0Vot2022/7/25 韩 良21ViVoVDDMLMI（1）VOH=VDD VTL 还受衬偏影响（3）上升速度慢（负载管小且逐渐截止）（4）噪声容限小（5）静态功耗大（2）VOL 有比(VDD VTL )22R(VOHVTI)（6）器件少，面积小4.2.2 E/E饱和负载NMOS反相器2.单元特点2022/7/25 韩 良2

11、2VDDMLFNMOSPDNIn1InNABFDECaoi221VDDMLABFDCEoai32VDDMLABFFnor2VDDMLABnand2FVDDML4.2.2 E/E饱和负载NMOS反相器3.门电路结构2022/7/25 韩 良23ViVoVDDMLMIVGG VOH = VDD KL2(VGG-VOH -VTL)(VDD -VOH) - (VDD -VOH) 2 = 0VGG VDD +VTL Vi为VOL时，MI截止，ML非饱和VDDMLVGGFNMOSPDNIn1InN4.2.3 E/E非饱和负载NMOS反相器1. 结构和工作原理2022/7/25 韩 良24254.2.3 E

12、/E非饱和负载NMOS反相器1. 结构和工作原理(续)ViVoVDDMLMIVGGKI 2(VOH -VTI)VOL-VOL2 KL2(VGG -VOL -VTL)(VDD -VOL) - (VDD -VOL) 2 = VOL VDD 22mR(VOHVTI)其中：R =KIKL=(W/L)I(W/L)Lm =VDD2(VGGVTL)VDD0m 1Vi为VOH时，MI非饱和，ML非饱和2022/7/25 韩 良25264.2.3 E/E非饱和负载NMOS反相器 2.单元特点ViVoVDDMLMIVGGVoVi(KI/KL) R增大(1)双电源(2) VOH =VDD (3)VOL与R有关，为有

13、比电路；(4) VGG越高，tr越小，但是VOL越大，功耗越大。2022/7/25 韩 良26ViVoVDDMLMIVGG（1）双电源（2）VOH=VDD（5）噪声容限小（6）静态功耗大（7）器件少，面积小（3）有比VOL VDD 22mR(VOHVTI)（4）上升速度慢（负载管小）4.2.3 E/E非饱和负载NMOS反相器 2.单元特点2022/7/25 韩 良274.2.4自举负载NMOS反相器1. 结构和自举原理初始状态： Vi=VOH，Vo=VOL MB、ML饱和、MI非饱和VOL (VDD VTB VTL )22R(VOHVTI)其中： R =KIKL=(W/L)I(W/L)L有比电

14、路VGL=VDDVTBViVoVDDMBMIMLCBVGLVDDMBMLCBVGLFNMOSPDNIn1InN2022/7/25 韩 良28自举过程： Vi 变为VOL ,MI截止,Vo上升， VGL随Vo上升(电容自举)，ViVoVDDMBMIMLCBVGLVGL=VDDVTBVGSL= VGL - VOLVOL上升，而电容两端电压不变当VOL上升到2VTB时， VGL上升到VDD+VTB，ML非饱和。4.2.4自举负载NMOS反相器1. 结构和自举原理2022/7/25 韩 良29自举过程： MB截止，ML逐渐由饱和进入 非饱和导通，上升速度加快。自举结果： tr缩短，VOH可达到VDD。

15、ViVoVDDMBMIMLCBVGL4.2.4自举负载NMOS反相器1. 结构和自举原理2022/7/25 韩 良30 自举电路中的漏电，会使自举电位VGL下降(尤其是低频)，最低可降到：VGL=VDDVTB ， 因而ML变为饱和导通，输出VOH=VDDVTBVTL为了提高输出高电平，加入上拉元件MA (或RA)。ViVoVDDMBMIMLCBVGLMA4.2.4自举负载NMOS反相器2.漏电上拉2022/7/25 韩 良31（1）VOH=VDD VDD 2VT（3）速度快（自举作用）（4）噪声容限小（5）功耗大（6）器件较多，还有电容ViVoVDDMBMIMLCBVGL有比VOL (VDD

16、VTB VTL )22R(VOHVTI)（2）4.2.4自举负载NMOS反相器3.单元特点2022/7/25 韩 良324.2.5 E/D NMOS反相器1. 结构和工作原理ViVoVDDMDMEVOH = VDD KD2(0 -VTD)(VDD -VOH)- (VDD -VOH) 2 = 0Vi为VOL时，ME截止，MD非饱和MD 为耗尽型器件， VTD 0，2022/7/25 韩 良334.2.5 E/D NMOS反相器1. 结构和工作原理（续）ViVoVDDMDMEKE2(VOH -VTE)VOL-VOL2 KD(0 -VTD)2 = VOL VTD 22R(VOHVTE)其中：R =K

17、EKD=(W/L)E(W/L)D有比电路（近似于无比电路）Vi为VOH时，ME非饱和，MD饱和2022/7/25 韩 良344.2.5 E/D NMOS反相器2.单元特点(1)VOH可达到电源电压VDD(2)VOL与R有关，但是VTD是关键的因素，近似于无比电路，面积小。(3)上升过程由于负载管由饱和逐渐进入非饱和， tr缩短，速度快。ViVoVDDMDME2022/7/25 韩 良35ViVoVDDMDME（1）VOH=VDD（3）速度快（4）噪声容限小（5）静态功耗大（6）器件少，面积小（2）近似无比VOL VTD 22R(VOHVTE)4.2.5 E/D NMOS反相器2.单元特点202

18、2/7/25 韩 良36VDDMDFNMOSPDNIn1InNABnand2FVDDMDABFDECaoi221VDDMDABFDCEoai32VDDMDABFFnor2VDDMD4.2.5 E/D NMOS反相器3.门电路结构2022/7/25 韩 良374.2.6 CMOS反相器1. 结构和工作原理ViVoVDDMPMNVi为VOL时，MN截止，MP非饱和-Kp 2(VOL- VDD -VTP) (VOH-VDD ) (VOH-VDD ) 2 = 0VOH = VDD Vi为VOH时，MN非饱和，MP截止Kn2(VOH-VTN)VOL-VOL2 =0VOL=0 无比电路MP 为PMOS,V

19、TP 02022/7/25 韩 良384.2.6 CMOS反相器2.电压传输特性及器件工作状态表ViVoVDDMPMN截止非饱和VDD+VTPVi VDD饱和非饱和VO+VTNViVDD+VTP饱和饱和VO+VTPViVO+VTN 非饱和饱和VTNViVO+VTP 非饱和截止0ViVT时M1导通，但由于M2未导通， Vo仍为高电平， Vi -VFN =VT时，M2管开始导通，输出向低电平转折。 M3预截止。此时，由于VFN=Vi-VT ，因此M1处于处于饱和区的边缘。2022/7/25 韩 良1664.7.5 施密特触发器 1. NMOS施密特触发器VDDViVo M4 M3M2M1FN 因此

20、，可以通过改变M1，M3宽长比，来改变输入由0向高变化时的转折电压。2022/7/25 韩 良1674.7.5 施密特触发器 1. NMOS施密特触发器VDDViVo M4 M3M2M1FN 输入电压由高向低变化时，由于此时输出Vo为低电平， M3截止，当Vi 低到某一值时， M2 截止，输出变为高电平。该值与M1和M4管的宽长比之比，以及M2和M4管的宽长比之比有关。2022/7/25 韩 良1684.7.5 施密特触发器 2. CMOS施密特触发器VILVIHVDD0VDDVOViVDDViVoVDD0VitVIHVILVo0tA 结构与特性2022/7/25 韩 良1694.7.5 施密

21、特触发器 2. CMOS施密特触发器VDDViVoVDDT6T1T2T3T4T5 如果没有T3和T6，则T1, T2,T4, T5仅仅是一个反相器，无论输入信号Vi从高电平降低还是从低电平升高，转换电平均在Vi= VDD附近。 接入T3和T6以后情况就不同了。当Vi=0时， T1和T2导通而T4和T5截至，此刻Vo为高电平(VDD)，它使T3截至，T6导通。因此 T5的源极电位B 工作原理2022/7/25 韩 良1704.7.5 施密特触发器 2. CMOS施密特触发器VDDViVoVDDT6T1T2T3T4T5VS5较高，VS5VDD-VTN。 在Vi逐渐升高的过程中，当Vi VTN以后，

22、T4导通。但由于VS5很高，即使Vi VDD，T5仍不会导通。当Vi继续升高，直到T2和T1的栅源电压|VGS1|和|VGS2| 减小到T1和T2趋于截止时， T1和T2的内组开始急剧增大，从而使Vo和VS5开始下降，最终达到Vi-VS5 VTN，B 工作原理2022/7/25 韩 良1714.7.5 施密特触发器 2. CMOS施密特触发器VDDViVoVDDT6T1T2T3T4T5于是T5开始导通并引起如下的正反馈过程。Vo VS5 VGS5 RON5 因此，在VDDVTN+|VTP|的条件下，Vi上升过程的转换电平要比 VDD高得多。B 工作原理2022/7/25 韩 良1724.7.5

23、 施密特触发器 2. CMOS施密特触发器VDDViVoVDDT6T1T2T3T4T5 当Vi=1时， T2和T1截止，而T4和T5导通，此刻Vo为低电平(0)，它使T6截至，T3导通。因此 T2的源极电位VS2较低。 在Vi逐渐降低的过程中，当VDD-Vi|VTP|以后，T1导通。但由于VS2很低，即使Vi|VTP|，于是T2开始导通并形成如下正反馈。Vo VS2 |VGS2| RON2 因此，Vi下降过程的转换电平要比 VDD低得多。B 工作原理2022/7/25 韩 良174分析：同相施密特触发器 VDDiVoVVxVDDM1M2M3M4ViT1T2T3T4T5T62022/7/25 韩

24、 良175同相施密特触发器 (1) Vi由0向VDD转换VDDiVoVVxVDDM1M2M3M4转折电压V+由K2/(K1+K3)决定，高于K2/K1决定的V*转折后，Vo上升使M3截止，M4导通，因而使Vo 更迅速上升到VDD 。初始：Vi=Vo=0， Vx=1M1和M3导通， M2和M4截止相当于Vi作用于M1和M3并联与M2构成的反相器输入端2022/7/25 韩 良176同相施密特触发器 (2) Vi由 VDD向0转换VDDiVoVVxVDDM1M2M3M4转折电压V-由(K2+K4)/K1决定，低于K2/K1决定的V*转折后，Vo下降使M3导通M4截止，因而使Vo 更迅速下降到0 。

25、初始：Vi=Vo=1， Vx=0M2和M4导通， M1和M3截止相当于Vi作用于M2和M4并联与M1构成的反相器输入端2022/7/25 韩 良177同相施密特触发器 (3)电压传输特性 VDDiVoVVxVDDM1M2M3M40 iVoVVDDVDDV+V-通过合理设计器件尺寸，可以得到所需要的转折电压V-和V+ 。而且转换速度快，波形陡直。2022/7/25 韩 良1784.8 加法器电路 2022/7/25 韩 良1794.8.1 全加器和半加器(1)标准CMOS组合逻辑全加器Ci=AB+BC+AC=AB+C(A+B)Si=ABC+ABC+ABC+ABC=ABC+(A+B+C)CiABC

26、CiCiSiCiCiSiVDDVDDVDDABABCABCABVDDABCABCCBAABCCi和Si速度相当均用反相器输出2022/7/25 韩 良1804.8.1全加器和半加器(2)镜像全加器优化(1)全加器，使NMOS下拉网络和PMOS上拉网络完全对称，减少了MOS管串联数，提高了速度。CiCiSiVDDVDDVDDABABCABCABVDDABCABCCBAABCACiCiSiVDDVDDVDDBABCABCBVDDABCABCCBAABC2022/7/25 韩 良1814.8.1全加器和半加器(3)传输门结构全加器单元1Ci= (AB)C + (AB)A Si= (AB)C + (A

27、B)CBABABASumCarryCabcdefghabc 适当调整传输门控制信号可以采用反相器输出，以便调整驱动能力。2022/7/25 韩 良1824.8.1全加器和半加器(3)传输门结构全加器单元2Ci= (AB)C + (AB)A Si= (AB)C + (AB)CBABABASumCarryCabcdefghabcde2022/7/25 韩 良1834.8.1全加器和半加器(4) 全加器的反相特性 全加器的所有输入反相，则它的“进位”输出和“和”输出也都反相，称之为加法器的反相特性。 Carry(A,B,C)= Carry(A,B,C)Sum(A,B,C)=Sum(A,B,C)202

28、2/7/25 韩 良1844.8.1全加器和半加器(5) 半加器S=AB+AB =(A+B)AB C=AB =ABABSC 一位全加器如果没有初始进位输入Ci，则称为一位半加器。2022/7/25 韩 良1854.8.2逐位进位（串行进位）加法器(1)基本结构 最终进位信号产生速度慢，因此适用于位数不多、速度要求不高的加法运算。A0B0A1B1A2B2A3B3A4B4A5B5S0S1S2S3S4S5C-1C0C1C2C3C4C5全加器全加器全加器全加器全加器全加器2022/7/25 韩 良1864.8.2逐位进位（串行进位）加法器(2)提高速度措施 合理设计器件尺寸合理设计电路结构（例如进位输

29、入靠近输出）利用全加器的反相特性，省去进位反相器A0B0A1B1A2B2A3B3A4B4A5B5S0S1S2S3S4S5C-1C0C1C2C3C4C5ACiCiSiVDDVDDVDDBABCABCBVDDABCABCCBAABC2022/7/25 韩 良187 CI A B S CO 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 14.8.3超前进位加法器（先行进位） (1)原理2022/7/25 韩 良1884.8.3超前进位加法器（先行进位） (1)原理令：Gk=AkBk Pk=A

30、k+Bk则：Ck= AkBk + (Ak+Bk ) Ck-1 = Gk + Pk Ck-1 因而有：Ck= Gk+Pk(Gk-1+Pk-1Ck-2) = Gk+PkGk-1+PkPk-1Ck-2 = Gk+PkGk-1+PkPk-1Gk-2+PkPk-1Pk-2Ck-3 = (只与原始数据A、B、C有关) 由此可见，任何一位的进位输出只与原始输入信号有关，无论位数增加多少，各位进位生成逻辑级数相同，几乎同时产生，速度快。2022/7/25 韩 良1894.8.3超前进位加法器（先行进位） (2)图示2022/7/25 韩 良1904. 8.3超前进位加法器（先行进位） (3)串并结合 位数过多

31、时，随着位的增高器件明显增加，较高位的进位信号产生速度也会受到影响。因此，为数较多时通常采用串并结合方式。4位超前进位 加法器0C4C 8C 41AA 1Sum 2Sum 3Sum 4Sum 5Sum 6Sum 7Sum 8Sum 41BB 85AA 85BB 12C 16C 129AA 9Sum 10Sum 11Sum 12Sum 13Sum 14Sum 15Sum 16Sum 129BB 1613AA 1613BB 4位超前进位 加法器4位超前进位 加法器4位超前进位 加法器2022/7/25 韩 良1914.8.4进位选择加法器 (1) 位数均匀分组结构 2022/7/25 韩 良192

32、4.8.4进位选择加法器 (2)位数递增分组结构 2022/7/25 韩 良1934-8练习 设计一个3位先行进位加法器，完成A0A1A2和B0B1B2的相加得到的和（包括进位）。（用逻辑们组成）2022/7/25 韩 良1944.9 缓冲电路 缓冲电路在CMOS集成电路中通常起到提高抗干扰能力、提高驱动能力、提高速度、信号延迟、信号整形等作用。2022/7/25 韩 良1954.9.1输入缓冲(1) CMOS集成电路输入结构 在构成CMOS集成电路时，其输入单元通常都采用反相器（或三态反相器）作为输入缓冲电路。输入缓冲 内部逻辑2022/7/25 韩 良1964.9.1输入缓冲(2) 输入缓

33、冲的作用 其它CMOS逻辑门因为存在MOS管的串、并联关系，使其噪声容限下降。而反相器噪声容限很容易设计为最大（VDD/2）提高集成电路的噪声容限（抗干扰能力） 如果需要更大的噪声容限，可以采用施密特触发器作为输入缓冲。输入缓冲 内部逻辑2022/7/25 韩 良1974.9.1输入缓冲(2) 输入缓冲的作用降低输入状态转换引进的噪声 同等性能下，反相器的器件尺寸相对最小，因而引进的寄生电容也就最小，状态转换时引进的噪声也就最小。输入缓冲 内部逻辑2022/7/25 韩 良1984.9.1输入缓冲(2) 输入缓冲的作用由于集成电路封装等原因在输入端引进较大电容，使输入信号上升下降较缓。加入反相

34、器缓冲后，可以使信号上升下降变的陡直和对称。对输入信号整形 必要时可以加入反相器链和引入施密特触发器。反相器链中级联的反相器级数依据具体情况而定。输入缓冲 内部逻辑反相器链2022/7/25 韩 良1994.9.2驱动缓冲(1) CMOS集成电路输出结构 在构成CMOS集成电路时，其输出单元通常都采用反相器（或三态反相器）、反相器链作为驱动缓冲电路。也常以此结构驱动内部较大的负载。输出缓冲 内部逻辑2022/7/25 韩 良2004.9.2驱动缓冲(2) 输出驱动缓冲的作用 集成电路的输出往往要驱动较大负载。 其它CMOS逻辑门因为存在MOS管的串、并联关系，使其驱动能力下降，驱动大的负载时，

35、造成速度慢，输出信号上升下降较缓且不对称。 反相器很容易设计为大的驱动能力，使输出波形陡直，而且可使沿对称。 驱动大负载时，为了提高电路速度，通常采用逐级加大驱动能力反相器链。输出缓冲 内部逻辑2022/7/25 韩 良2014.9.2驱动缓冲(3)驱动缓冲反相器链级间比的设定0e5/ln2Cg共N级CL1N-2N-1 CL/Cg = ， 驱动相同负载延迟为则: 每级门延迟为，可见： =e时，总延迟最小因此有： N = ln(/ln)一般取 = 25设: 级间尺寸比为，总延迟为N, N=，N=ln/ln2022/7/25 韩 良2024.9.2驱动缓冲(4) 内部驱动缓冲 集成电路的内部也常常会有较大负载，如果是单一的大负载，可采用类似输出驱动缓冲电路驱动。 如果是分散式多个负载等效大负载，不适合采用类似输出驱动缓冲电路驱动，原因是：对布线不利，会影响面积；对时序不利，会产生使各支路间较大的延迟偏差