4-FPGA中verilog-时序逻辑电路设计课件

1、 第4章 时序逻辑电路设计1.时序电路的基本概念数字电路按照结构特点不同分为两大类：组合逻辑电路（简称组合电路）和时序逻辑电路（简称时序电路）。组合电路是指由各种门电路组合而成的逻辑电路，输出只取决于当前输入信号的变化，与以前各时刻的输入或输出无关；组合电路没有记忆功能。例如：编/译码器、加法器等常用数字电路都属于组合电路。时序逻辑电路是具有记忆功能的逻辑电路，记忆元件一般采用触发器。因此，时序逻辑电路由组合电路和触发器组成，其等效模型如图4.5所示。1模型时序电路按其状态的改变方式不同，可分为同步时序逻辑电路和异步时序逻辑电路两种，在图4.5中，当CLK1与CLK2为相同信号时，该电路为同步

2、电路；当CLK1与CLK2为不同信号时，该电路为异步电路。1建立和保持时间触发器的建立时间（Tsu）是指时钟有效沿（这里指上升沿）到来之前数据应保持稳定的时间。触发器的保持时间（Thd）是指时钟有效沿（这里指上升沿）到来之后数据应保持稳定的时间。CLKDATADQCLKCLKDATATsuThd1.同步电路设计规则（1）在用Verilog HDL进行数字逻辑设计时，只使用一个主时钟，同时只使用同一个时钟沿（上升沿或下降沿）。（2）在FPGA设计中，推荐所有输入、输出信号均应通过寄存器寄存，寄存器接口当作异步接口考虑。（3）当全部电路不能用同步电路思想设计时，即需要多个时钟来实现，则可以将全部电

3、路分成若干局部电路（尽量以同一时钟为一个模块），局部电路之间接口当异步接口考虑。（4）电路中所有的寄存器、状态机在上电复位时必须有一个确定的初始态。（5）电路的实际最高频率不应大于理论最高频率，应留有设计余地。标准同步电路DFFDFFDFFDFF组合逻辑组合逻辑组合逻辑组合逻辑clock2 D触发器1. 上升沿触发的触发器2. 带异步复位、上升沿触发的触发器3. 带异步复位和置位、上升沿触发的触发器4.带异步复位和时钟使然、上升沿触发的触发器5.带同步复位、上升沿触发的触发器上升沿触发的触发器 module dff(data,clk,q); inputdata,clk; outputq; re

4、gq; always(posedge clk) beginq=data; endendmodule 带异步复位、上升沿触发的触发器 module dff_asynrst(data,rst,clk,q); inputdata,rst,clk; outputq; regq; always(posedge clk or posedge rst) begin if(rst=1b1)q=1b0;elseq=data; endendmodule 带异步复位和置位、上升沿触发的触发器 module dff_asynrst(data,rst,set,clk,q); inputdata,rst,set,clk;

5、 outputq; regq; always(posedge clk or posedge rst or posedge set) begin if(rst=1b1)q=1b0;else if(set=1b1)q=1b1;elseq=data; endendmodule 带异步复位和时钟使然、上升沿触发的触发器 module dff_asynrst(data,rst,en,clk,q); inputdata,rst,en,clk; outputq; regq; always(posedge clk or posedge rst) begin if(rst=1b1)q=1b0;else if(e

6、n=1b1)q=data; endendmodule 带同步复位、上升沿触发的触发器 module dff_synrst(data,rst,clk,q); inputdata,rst,clk; outputq; regq; always(posedge clk) begin if(rst=1b1)q=1b0;else q=data; endendmodule 移位寄存器移位寄存器是一种在时钟脉冲的作用下，将寄存器中的数据按位移动的逻辑电路主要功能：串并转换串行输入串行输出串行输入并行输出并行输入串行输出 串入串出移位寄存器基本串入串出移位寄存器原理图 8位移位寄存器由8个D触发器串联构成，在时

7、钟信号的作用下，前级的数据向后移动 串行输入串行输出移位寄存器module shift_1（din,clk,dout); input din,clk; output dout; reg dout; reg tmp1,tmp2,tmp3,tmp4,tmp5,tmp6,tmp7; always(posedge clk) begintmp1=din;tmp2=tmp1;tmp3=tmp2;tmp4=tmp3;tmp5=tmp4;tmp6=tmp5;tmp7=tmp6;dout=tmp7; endendmodule 串入并出shift register4位串行输入并行输出移位寄存器的逻辑电路如图所示。

8、该寄存器由4个同步D触发器组成这种D触发器的R端是是非同步清零端。串行输入并行输出移位寄存器module shift_2（din,clk,clr,q); input din,clk,clr; output 3:0 q; reg 3:0 q; always(posedge clk or negedge clr) beginif(clr=1b0)q=4b0000;elsebeginq0=din;q=q1; endendendmodule 并入串出shift register并入串出移位寄存器可以将一组二进制数并行送入一组寄存器，然后把这些数据串行从寄存器内输出。一个同步并入串出移位寄存器的基本管脚

9、：并行输出输入端：data时钟脉冲输入端：clk加载数据端：load串行数据输出端：dout并行输入串行输出移位寄存器module shift3（clk,din, load,q); input clk,load; input 3:0 din; output q; reg q; reg 3:0 tmp; always(posedge clk ) beginif(load=1b1) tmp=din;elsebegintmp=tmp1;tmp0=1b0; q=tmp3; endendendmodule 计数器设计计数器是一种典型的时序器件，常用于对时钟脉冲的个数进行计数，还用于定时，分频，产生同步脉

10、冲按触发方式分：同步计数器和异步计数器最容易的计数器设计就是cnt=cnt+1，但是你可能得不到最好的结果计数器计数器对时钟脉冲进行计数 以递增计数器为例，介绍其Verilog HDL设计方法递增计数器基本引脚：时钟输入端：clk复位端： rst计数使然端：en计数输出端：cnt计数器设计代码module cnt_en(en,rst,clk,cnt);parameterWIDTH = 8;inputen,rst,clk;outputWIDTH -1:0q;regWIDTH -1:0q;always(posedge clk or posedge rst)beginif(rst=1b1)cnt=8

11、b00000000;elsecnt=cnt + 1;endendmodule Verilog HDL参考设计（1）module count (clk,cnt);input clk;output 2:0 cnt;reg 2:0 cnt;always(posedge clk )beginif(cnt=7)cnt=0;elsecnt=cnt+1;endendmodulemodule cnt (clk,cnt);input clk;output 2:0 cnt;reg 2:0 cnt;reg 2:0 next_cnt;always(cnt )begincase(cnt)3h0:next_cnt=3h1

12、; 3h1:next_cnt=3h2; 3h2:next_cnt=3h3; 3h3:next_cnt=3h4; 3h4:next_cnt=3h5; 3h5:next_cnt=3h6; 3h6:next_cnt=3h7; 3h7:next_cnt=3h0; default:next_cnt=3b000;endcaseendalways(posedge clk )cnt=next_cnt;endmoduleVerilog HDL参考设计（2） 问题思考1.上述描述的是一个模为多少的计数器？2.请自行设计一个同步模12计数器3.在2基础上进行修改，设计一个带异步复位的模12计数器4.同步复位的模12

13、计数器如何设计？ 项目设计1一、目的(1)实现带计数允许和复位端的十进制、六进制和60进制计数器；(2)掌握计数器类型模块的描述方法；(3)掌握Veriog HDL模块的层次化设计方法。 二、说明 计数器是数字电路系统中最基本的功能模块之一。设计十进制、六进制和100进制计数器，要求计数器有计数允许和复位输入及进位输出功能。计数时钟可以用1Hz信号，用LED显示计数值。 本设计要求用仿真和测试两种手段来验证计数器的功能。实验时，可以通过修改十进制计数器的设计得到六进制、100进制计数器。三、设计要求(1) 完成各模块的Verilog HDL设计编码；(2) 进行功能仿真；(3) 下载并验证计数

14、器功能；(4) 如果60进制计数器要求用6进制和10进制计数器搭建电路，请画出设计连接图，并完成设计编码和验证。分频器设计在硬件电路设计中时钟信号是最重要的信号之一。在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。分频器设计2的整数次幂的分频器设计；偶分频电路设计；占空比为1:15的分频电路设计。 用VerilogHDL语言完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可 。2、4、8、16分频电路设计2的整数次幂的分频器module div1(clk,rst,clk2,clk4,clk8,cl

15、k16);inputrst,clk;outputclk2,clk4,clk8,clk16;wireclk2,clk4,clk8,clk16;reg3:0cnt;always(posedge clk or posedge rst)beginif(rst=1b1)cnt=4b0000;elsecnt=cnt+1;endassignclk2 = cnt0;assignclk4 = cnt1;assignclk8 = cnt2;assignclk16= cnt3;endmodule 电路的功能仿真波形 6分频电路设计与实现 对于分频倍数不是 2 的整数次幂的情况，我们只需要对源代码中的计数器进行一下计

16、数控制就可以了，如下面用VHDL设计一个对时钟信号进行 6 分频的分频器 电路的仿真波形图 在进行硬件设计的时候，往往要求得到一个占空比不是 1:1 的分频信号，这时仍采用计数器的方法来产生占空比不是 1:1 的分频信号。下面源代码描述的是这样一个分频器：将输入的时钟信号进行 16 分频，分频信号的占空比为 1:15 ，也就是说，其中高电位的脉冲宽度为输入时钟信号的一个周期。 占空比1:15分频电路设计占空比为1:15的分频电路设计 module div1_15(clk,rst, clk16);inputrst,clk;outputclk16;regclk16;reg 3:0cnt;alway

17、s(posedge clk or posedge rst)beginif(rst=1b1)cnt=4b0000;elsecnt=cnt+1;endalways(posedge clk or posedge rst)beginif(rst=1b1)clk16=1b0;else if(clk16=15)clk16=1b1;else clk16=1b0;endendmodule 电路仿真波形图偶分频电路设计module div6(clk,rst,clk6);inputrst,clk;outputclk6;regclk6;reg1:0cnt;always(posedge clk or posedge

18、rst)beginif(rst=1b1)cnt=2b00;else if(cnt=2)begincnt=2b00;clk6=clk6;end elsecnt=cnt+1;endendmodule 11醉翁亭记 1反复朗读并背诵课文，培养文言语感。2结合注释疏通文义，了解文本内容，掌握文本写作思路。3把握文章的艺术特色，理解虚词在文中的作用。4体会作者的思想感情，理解作者的政治理想。一、导入新课范仲淹因参与改革被贬，于庆历六年写下岳阳楼记，寄托自己“先天下之忧而忧，后天下之乐而乐”的政治理想。实际上，这次改革，受到贬谪的除了范仲淹和滕子京之外，还有范仲淹改革的另一位支持者北宋大文学家、史学家欧阳

19、修。他于庆历五年被贬谪到滁州，也就是今天的安徽省滁州市。也是在此期间，欧阳修在滁州留下了不逊于岳阳楼记的千古名篇醉翁亭记。接下来就让我们一起来学习这篇课文吧！【教学提示】结合前文教学，有利于学生把握本文写作背景，进而加深学生对作品含义的理解。二、教学新课目标导学一：认识作者，了解作品背景作者简介：欧阳修(10071072)，字永叔，自号醉翁，晚年又号“六一居士”。吉州永丰(今属江西)人，因吉州原属庐陵郡，因此他又以“庐陵欧阳修”自居。谥号文忠，世称欧阳文忠公。北宋政治家、文学家、史学家，与韩愈、柳宗元、王安石、苏洵、苏轼、苏辙、曾巩合称“唐宋八大家”。后人又将其与韩愈、柳宗元和苏轼合称“千古文

20、章四大家”。关于“醉翁”与“六一居士”：初谪滁山，自号醉翁。既老而衰且病，将退休于颍水之上，则又更号六一居士。客有问曰：“六一何谓也？”居士曰：“吾家藏书一万卷，集录三代以来金石遗文一千卷，有琴一张，有棋一局，而常置酒一壶。”客曰：“是为五一尔，奈何？”居士曰：“以吾一翁，老于此五物之间，岂不为六一乎？”写作背景：宋仁宗庆历五年(1045年)，参知政事范仲淹等人遭谗离职，欧阳修上书替他们分辩，被贬到滁州做了两年知州。到任以后，他内心抑郁，但还能发挥“宽简而不扰”的作风，取得了某些政绩。醉翁亭记就是在这个时期写就的。目标导学二：朗读文章，通文顺字1初读文章，结合工具书梳理文章字词。2朗读文章，划

21、分文章节奏，标出节奏划分有疑难的语句。节奏划分示例环滁/皆山也。其/西南诸峰，林壑/尤美，望之/蔚然而深秀者，琅琊也。山行/六七里，渐闻/水声潺潺，而泻出于/两峰之间者，酿泉也。峰回/路转，有亭/翼然临于泉上者，醉翁亭也。作亭者/谁？山之僧/曰/智仙也。名之者/谁？太守/自谓也。太守与客来饮/于此，饮少/辄醉，而/年又最高，故/自号曰/醉翁也。醉翁之意/不在酒，在乎/山水之间也。山水之乐，得之心/而寓之酒也。节奏划分思考“山行/六七里”为什么不能划分为“山/行六七里”？明确：“山行”意指“沿着山路走”，“山行”是个状中短语，不能将其割裂。“望之/蔚然而深秀者”为什么不能划分为“望之蔚然/而深秀

22、者”？明确：“蔚然而深秀”是两个并列的词，不宜割裂，“望之”是总起词语，故应从其后断句。【教学提示】引导学生在反复朗读的过程中划分朗读节奏，在划分节奏的过程中感知文意。对于部分结构复杂的句子，教师可做适当的讲解引导。目标导学三：结合注释，翻译训练1学生结合课下注释和工具书自行疏通文义，并画出不解之处。【教学提示】节奏划分与明确文意相辅相成，若能以节奏划分引导学生明确文意最好；若学生理解有限，亦可在解读文意后把握节奏划分。2以四人小组为单位，组内互助解疑，并尝试用“直译”与“意译”两种方法译读文章。3教师选择疑难句或值得翻译的句子，请学生用两种翻译方法进行翻译。翻译示例：若夫日出而林霏开，云归而

23、岩穴暝，晦明变化者，山间之朝暮也。野芳发而幽香，佳木秀而繁阴，风霜高洁，水落而石出者，山间之四时也。直译法：那太阳一出来，树林里的雾气散开，云雾聚拢，山谷就显得昏暗了，朝则自暗而明，暮则自明而暗，或暗或明，变化不一，这是山间早晚的景色。野花开放，有一股清幽的香味，好的树木枝叶繁茂，形成浓郁的绿荫。天高气爽，霜色洁白，泉水浅了，石底露出水面，这是山中四季的景色。意译法：太阳升起，山林里雾气开始消散，烟云聚拢，山谷又开始显得昏暗，清晨自暗而明，薄暮又自明而暗，如此暗明变化的，就是山中的朝暮。春天野花绽开并散发出阵阵幽香，夏日佳树繁茂并形成一片浓荫，秋天风高气爽，霜色洁白，冬日水枯而石底上露，如此，

24、就是山中的四季。【教学提示】翻译有直译与意译两种方式，直译锻炼学生用语的准确性，但可能会降低译文的美感；意译可加强译文的美感，培养学生的翻译兴趣，但可能会降低译文的准确性。因此，需两种翻译方式都做必要引导。全文直译内容见我的积累本。目标导学四：解读文段，把握文本内容1赏析第一段，说说本文是如何引出“醉翁亭”的位置的，作者在此运用了怎样的艺术手法。明确：首先以“环滁皆山也”五字领起，将滁州的地理环境一笔勾出，点出醉翁亭坐落在群山之中，并纵观滁州全貌，鸟瞰群山环抱之景。接着作者将“镜头”全景移向局部，先写“西南诸峰，林壑尤美”，醉翁亭坐落在有最美的林壑的西南诸峰之中，视野集中到最佳处。再写琅琊山“

25、蔚然而深秀”，点山“秀”，照应上文的“美”。又写酿泉，其名字透出了泉与酒的关系，好泉酿好酒，好酒叫人醉。“醉翁亭”的名字便暗中透出，然后引出“醉翁亭”来。作者利用空间变幻的手法，移步换景，由远及近，为我们描绘了一幅幅山水特写。2第二段主要写了什么？它和第一段有什么联系？明确：第二段利用时间推移，抓住朝暮及四季特点，描绘了对比鲜明的晦明变化图及四季风光图，写出了其中的“乐亦无穷”。第二段是第一段“山水之乐”的具体化。3第三段同样是写“乐”，但却是写的游人之乐，作者是如何写游人之乐的？明确：“滁人游”，前呼后应，扶老携幼，自由自在，热闹非凡；“太守宴”，溪深鱼肥，泉香酒洌，美味佳肴，应有尽有；“众

26、宾欢”，投壶下棋，觥筹交错，说说笑笑，无拘无束。如此勾画了游人之乐。4作者为什么要在第三段写游人之乐？明确：写滁人之游，描绘出一幅太平祥和的百姓游乐图。游乐场景映在太守的眼里，便多了一层政治清明的意味。太守在游人之乐中酒酣而醉，此醉是为山水之乐而醉，更是为能与百姓同乐而醉。体现太守与百姓关系融洽，“政通人和”才能有这样的乐。5第四段主要写了什么？明确：写宴会散、众人归的情景。目标导学五：深入解读，把握作者思想感情思考探究：作者以一个“乐”字贯穿全篇，却有两个句子别出深意，不单单是在写乐，而是另有所指，表达出另外一种情绪，请你找出这两个句子，说说这种情绪是什么。明确：醉翁之意不在酒，在乎山水之间也。醉能同其乐，醒能述以文者，太守也。这种情绪是作者遭贬谪后的抑郁，作者并未在文中袒露胸怀，只含蓄地说：“醉能同其乐，醒能述以文者，太守也。”此句与醉翁亭的名称、“醉翁之意不在酒，在乎山水之间也”前后呼应，并与“滁人游”“太守宴”“众宾欢”“太守醉”连成一条抒情的线索，曲折地表达了作者内心复杂的思想感情。目