集成电路原理：组合电路系列

1、组合电路系列静态有比动态传输管逻辑努力复习一个门的逻辑努力定义为这个门的输入电容与一个能提供与这个门相同输出电流的反相器的输入电容之比组合电路系列的分类静态CMOS复合门输入顺序不对称门偏斜门（Skewed gate）有比电路伪nMOS共输出CMOS串联电压开关逻辑（CVSL）动态电路有足和无足动态电路多米诺逻辑（链）复合门的比较F=AB+CD10020H=100/20=5G=(4/3)(4/3)=16/9P=2+2=4F=GBH=80/9N=2NF1/N+P=2(80/9)1/2+4=22.98+4 = 9.96 ()H=100/20=5G=(6/3) 1=2P=12/3+1=5F=GBH=

2、10N=2NF1/N+P=2(10)1/2+4=23.16+5 = 11.32 ()单级f=2.98=(Cout/Cin)gAND2单级f=3.16=(Cout/Cin)gINV单级f=2.98=(Cout/Cin)gAND2单级f=3.16=(Cout/Cin)gINVCin=100 (4/3)/2.98=44 Cin=100 1/3.16=31 逻辑努力的输入端相关性输入顺序的影响A先B后，7RCB先A后，6RC将晚到达的信号放在内层不对称门让重要的输入端口时延最小完全对称门让输入端口完全对等偏斜门让重要的跳变发生的更快P/N 比最小延时逻辑门注意由有比电路有比电路有比电路的上下拉网络的比

3、值影响输出（低）电平伪nMOS静态特性在CMOS工艺中实现pMOS管的栅接地（导通）P越宽驱动能力强（好）上升延时小（好）VOL大（坏）VTC斜率小（坏）静态电流大（坏）速度和噪声容限的折中最优P/N=1/4(这是驱动强度)1/3 1/6 一般）栅极接地VOL难以接近0静态直流变大传输特性陡峭程度伪nMOS动态特性特点上升的逻辑努力大，寄生延时大下降的逻辑努力小，寄生延时小平均逻辑努力比单位反相器小注意PMOS任何时候导通（并大多数时候处于饱和电流状态）PMOS在下拉时提供竞争电流使用电流计算将更方便（体现竞争电流）反相器两输入与非门两输入与非门两输入与非门P/N=1/4计算伪nMOS的逻辑努

4、力A2/3Y4/3PMOS, W=2/3 I=(1/3)I0宽度为2的PMOS的驱动能力和宽度为1的NMOS相当为I0NMOS, W=4/3 I=(4/3)I0上升：NMOS关闭，驱动Y上升的电流为IP=(1/3)I0要达到为I0的驱动能力（和单位反相器相同）整个伪nMOS需要放大三倍此时输入电容为(4/3) 3 = 4C，为单位反相器3的4/3倍所以gu=4C/3C = 4/3寄生扩散电容为(2/3)C+(4/3)C=2CRC C/I 2C/(1/3I0)=6C/I0,是单位反相器3C/I0的2倍p=2下降：NMOS导通，驱动Y上升的PMOS电流为IP=(1/3)I0 驱动Y下降的NMOS电

5、流为IN=(4/3) I0竞争所达到的总下降驱动电流为IN-IP=I0此时输入电容为(4/3) C ，为单位反相器3的4/9倍所以gd=(4/3)C/3C= 4/9寄生扩散电容为(2/3)C+(4/3)C=2CRC C/I 2C/(3I0)=2/3(C/I0),是单位反相器3C/I0的2/3倍p=2/32/3Y4/3反相器(1/3)I0(1/3)I0(4/3)I0gavg=8/9pavg=12/9计算伪nMOS的逻辑努力PMOS, W=2/3 I=(1/3)I0宽度为2的PMOS的驱动能力和宽度为1的NMOS相当为I0单个NMOS, W=8/3 I=(8/3)I0串联NMOS，Ipulldow

6、n=(8/3)I0/2=(4/3)I0上升：NMOS关闭，驱动Y上升的电流为IP=(1/3)I0要达到为I0的驱动能力（和单位反相器相同）整个伪nMOS需要放大三倍此时输入电容为(8/3) 3 = 8C，为单位反相器3的8/3倍所以gu=8C/3C = 8/3寄生扩散电容为(2/3)C+(8/3)C=(10/3)CRC C/I (10/3)C/(1/3I0)=(30/3)C/I0,是单位反相器3C/I0的(30/9)倍 p=30/9=10/3下降：NMOS导通，驱动Y上升的PMOS电流为IP=(1/3)I0 驱动Y下降的NMOS电流为IN=(4/3) I0竞争所达到的总下降驱动电流为IN-IP

7、=I0此时输入电容为(8/3) C ，为单位反相器3的8/9倍所以gu=(8/3)C/3C= 8/92/3反相器ABY8/38/3由于下降时寄生电容不变，驱动能力强3倍，所以下降延时为上升的1/3 pd=10/9下降逻辑努力为上升的1/3 gd=8/9gavg=16/9pavg=20/9练习：计算伪nMOS两输入与非门的逻辑努力2/3AY4/34/3B伪nMOS门在构造或非门时有优势快速的宽或非门及相关结构（ROM,PLA)非常有用（在功耗允许的情况下）共输出CMOS亦被称为对称或非门（Symmetric NOR）能比一个俩输入的为nMOS或非门有更高的性能和更低的功耗（面积、结构？）2/34

8、/32/34/3Y0112/3Y4/32/34/32/34/3Y002/34/32/34/3Y11A=0, B=1，和一个伪nMOS相同A=1, B=1两个PMOS管截止，无静态电流A=0, B=0两个PMOS管同时上拉，驱动能力强串联电压开关（CVSL）利用有比电路的优点，但希望没有静态功耗YY10011110Vdd111VddVdd0栅上高电平PMOS管截止栅上低电平PMOS管导通但源漏无压差所以也没有电流下拉网络须有两个，并且输出互补（）CVSL的双输入与非门两个下拉网络互补输入互补拓扑结构互补（串并互补）特点：所有的逻辑由nMOS实现，减少了输入电容反馈作用会关断pMOS管，稳态的逻辑

9、电平正确没有静态电流拉高时的驱动能力仍由pMOS尺寸决定同时要求有向低电平和高电平的跳变，增加了延时翻转期间仍然具有竞争电流CVSL的4输入异或门动态电路动态电路与伪nMOS一样，希望输入只接nMOS期望减少静态电流避免竞争带来的nMOS尺寸增大静态CMOS伪nMOS动态反相器无足动态电路的工作原理时钟为低时，PMOS导通，Y为高，预充但此时A若为高，则会有竞争（通过有足解决）时钟为高时，PMOS截止若A输入为高，则Y被下拉（并且无竞争电流）若A输入为低，则Y被保持逻辑上仍然完成反相器的功能但，要求输入单调性（通过多米诺解决）有足动态反相器及网络时钟为低的预充电期间，下拉网络截止，无竞争电流动

10、态门电路实例预充管可以很慢（并非关键时间，尺寸小，驱动弱），减少电容负载和寄生电容有足逻辑努力稍大， 但有足动态电路跳变时不存在竞争实现或非门时逻辑努力不取决于输入的数目！动态门的单调性限制在求值期间若输入A向下跳变，无法提供上拉电流，故无法及时正确完成逻辑输出永远只在求值的时候发生单调下降+浮空单调性限制令级联变得困难输出只在求值期间出现单调下降输入却要求单调上升来完成逻辑级联的情况造成逻辑不正确！动态门的输出不能够作为下一级动态门的输入加入反相器形成多米诺逻辑前级求值期间发生单调下降则反相器另其输出变成单调上升可供后级逻辑在求值阶段使用单个时钟可完成所有逻辑高偏斜门一提高上升输出性能预充电同时发生求值串联发生多米诺输出为非反向的复合多米诺逻辑双轨多米诺逻辑完全逻辑系列同时提供反相和非反相的逻辑函数互补的输出可用于检测计算是否完成面积、功耗较大，连线较复杂需要互补晶体管失去动态宽或非们的高效率传输管电路传输管电路输出有可能降级即- 发生阈值损失传输门电路同时需要输入及其反相信号（双轨逻辑特性）估算，差的时候是其好的时候的2倍2RRNMOS强0PMOS强1通常PMOSNMOS等尺寸传输门用于