数字电路课件：第6章时序逻辑电路-修改

1、第六章 时序逻辑电路杭州电子科技大学电子信息学院 教材原著：数字电路 龚之春 编著1、时序电路的特点时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。第六章 时序逻辑电路6-1 时序逻辑电路的概念2、时序电路逻辑功能的表示方法输入信号输出信号存储电路输入存储电路输出逻辑函数表达式3、时序电路的分类（1） 根据时钟分类同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻

2、转有先有后，是异步进行的。 （2）根据输出分类米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。穆尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。数据寄存器是能够存放二进制数码的电路两类商品数据寄存器由多个钟控D锁存器组成（数据在时钟的某个约定电平下存入）由多个D触发器组成（数据在时钟某个约定边沿下进入）6-2 数据寄存器一、商品的多位D锁存器4位D锁存器8位D锁存器CP=1时，输入数据存入锁存器CP=0时，电路锁住存入数据三态输出适用于向8位总线发送数据使能端EN：可实现多组数据轮流向总线发送多组数据轮流

3、向总线发送EN=0时D0-D7向总线发送数据EN=1时D8-D15向总线发送数据四、三态输出的8位D寄存器74LS374计数器的分类按进位方式，分为同步和异步计数器按进位制，分为模二、模十和任意模计数器按逻辑功能，分为加法、减法和可逆计数器CTR（Counter)6-3 计数器（CTR）一、异步二进制计数器1、异步3位二进制加法计数器状态转换，会由低位向高位逐级推进，形似波浪，又名行波计数器（RCTR）公共清零端FF0的时钟FF1的时钟FF2的时钟正式计数前， 端应先输入一负向窄脉冲，使各触发器清零清零后的状态为S0=000，称状态0，计数器的存数CT=0000计数器的状态Q2Q1Q0用Si表

4、示波形图Q0Q1Q3Si，CT-01234567010000CP Q2 Q1 Q0 0 0 0 01234567101010101100110001111逻辑符号公共清零端存数总定性记号RCTR3：3级行波计数器，也可以写成CTRDIV8表示模为8（2N）的分频器或计数器计数时钟CP：作用是在原存数上+1设tpd触发器的平均触发传输时延电路对输入一次时钟需要的计数时间为：N位异步二进制加法计数器的最高计数频率为：例6-1 试分析图6-9所示计数电路，画出波形图，列出状态表及等效逻辑符号，并说明其功能。各级用 端信号作为输出波形图状态表减法计数器逻辑符号例6-2 试分析图6-11电路的工作原理，

5、画出波形图，说明其功能解：除去与非门G1外，基本上是异步3位二进制加法计数器当电路状态Si=Q2Q1Q0=101，即CT=5时，门G1的输出变0，产生公共复零动作，故电路是一个模5计数器波形图状态S5停留时间很短，电路自动回到状态S0的负脉冲宽度，主要取决于器件的传输时延Q1和Q2都可作分频后波形输出，而Q0的波形因有毛刺，故不宜作分频信号输出三、集成异步BCD码计数器BCD码计数器，又称二-十进制或十进制计数器用异步2N进制计数器，再外接适当的反馈清零电路，可以构成模10分频器，但反馈清零留下了毛刺，不实用1、集成异步BCD码计数器74LS290（1） 电路二分频单元，输出为Q0五分频单元，

6、输出为Q3Q2Q1直接清零置9实现清零实现置9当RD=0，PD=1时，电路置9当RD=0，PD=0时，电路正常计数当RD=1，PD=0时，电路清零（2）功能表（3）逻辑符号1001清零置92、用74LS290构成两种BCD码计数器Q3 Q2 Q1 Q00 0 0 012345678900 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 00 0 10 0 000000001100在5421BCD计数器中，输入时钟CP先经五分频再经二分频输出。Q0 Q3 Q2 Q10 0 0 0123456789100 0 10 1 00 1 11 0 00 0 00 0 10 1 0

7、0 1 11 0 00 0 00000111110其输出状态Si=Q0Q3Q2Q1，也是按次序循环的，但权重是按5421安排的。特点：最高位Q0的波形对称M=88421BCD码：清零法 置数法5421BCD码：清零法 置数法异步清零异步置9Q3 Q2 Q1 Q00 0 0 0123456780 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0000000010暂态8421BCD清零法8421BCD置9法RD = Q3Q3 Q2 Q1 Q01 0 0 1012345670 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1000000009暂

8、态PD = Q2 Q1 Q0M=88421BCD清零法8421BCD置9法M=85421BCD清零法5421BCD置9法RD = Q2 Q1 Q0暂态PD = Q2 Q0Q0 Q3 Q2 Q10 0 0 0123456780 0 10 1 00 1 11 0 00 0 00 0 10 1 00 1 1000011111 1 0 0012345670 0 00 0 10 1 00 1 11 0 00 0 00 0 10 1 0000001119暂态Q0 Q3 Q2 Q1M=85421BCD清零法5421BCD置9法M=8M=153、3片74LS290串接成3位8421BCD计数器实现十进制数从0

9、00999的计数四、同步4位二进制计数器1、电路时钟脉冲CP是公共的，即触发器的翻转是受CP的同一边沿控制2、波形图清零J=1，K=1每来一个CP的下跳沿，Q0翻转J=K=Q0=1Q1才在CP的下跳沿翻转J=K=Q0Q1当Q0Q1均为1时，在CP下跳沿Q2翻转J=K=Q0Q1Q2=1当Q0、Q1、Q2均为1时在CP的下跳沿Q3翻转五、集成同步4位二进制加法计数器1、集成同步4位可预置二进制加法计数器（74LS161）（1）电路异步清零端时钟同步加载输入两个使能端计数时，两者均应为1进位信号（2）功能表异步清零同步置数计数产生进位保持（3）逻辑符号模式关联记号当LD=0时，这时电路在CP正沿作用

10、下，即C5=1，计数器将执行并行置数操作进位输出CO，当内输出3CT=15时，CO=1当LD=1时，计数器在G3、G4及C5的配合下，将进入加法计数模式二、用进位反馈置数法法构成任意进制计数1、电路,M=7异步清零端?同步置数端?反馈清零法反馈置数法进位反馈置数法M=7反馈清零法-异步清零Q3 Q2 Q1 Q00 0 0 012345670 0 10 1 00 1 11 0 01 0 11 1 01 1 100000000暂态RD = Q2 Q1 Q0反馈置数法同步置数LD = Q2 Q1Q3 Q2 Q1 Q00 0 0 01234560 0 10 1 00 1 11 0 01 0 11 1

11、00000000没有暂态反馈清零法-异步清零反馈置数法同步置数M=7进位反馈置数法Q3 Q2 Q1 Q01 0 0 11011121314150 1 00 1 11 0 01 0 11 1 01 1 11111119没有暂态2、波形图置数加法计数置数M=12占空比为50%例：设计占空比为50%的模12计数器。161的级联：M16时异步时钟方式：同步时钟方式：为何用非门？集成同步二进制可逆计数器可逆计数器（加/减计数器）加法计数器（正向计数）减法计数器（逆向计数）可逆计数器单时钟输入，另设加/减控制端双时钟输入加法时钟减法时钟（1）逻辑符号同步单时钟二进制可逆计数器（74LS169）加/减计数控

12、制端当U/D =1时，M3=1，M4=0，电路正向计数当U/D=0时，M3=0，M4=1，电路逆向计数CO：加法计数的进位输出BO：减法计数的借位输出 共用一个输出端（2）功能简表清零操作：通过置零过程来实现，只要令LD=0及DI=0DEC集成同步BCD码可逆计数器单时钟（74ALS168）双时钟（74LS192）同步置数异步置数0，1，2，3模4加法计数5，6，7，8模4加法计数8，7，6，5模4减法计数5，4，3，2，1模5减法计数例 试分析图6-35所示的计数电路，求出计数模M。低位高位由同步十进制双时钟可逆计数构成的2位BCD码减法计数器，预置数DI=1000 0110BCD=86DE

13、C，即计数模M之值。同步四位二进制数计数器（用74LS163）：同步清零74LS163：具有同步清零功能，故不会使输出波形产生毛刺1、电路图M=7用74LS160构成任意进制的计数或分频器（1）用进位-置数法构成模5分频器1001101010011010（2）用反馈-置零法构成模5计数或分频器0010置数000000100000按数据输入方式分串行并行移位方向左移右移数据输出并出串出移位寄存器：具有移位功能的寄存器(Shift Register)6-4 移位寄存器（SRG）一、单向移存器1、4位串入-并出移位寄存器（1）电路待移存的串行数据各串行输出端，依次延迟一个CP周期并行输出端，同时输出

14、左边触发器的输出作为右边触发器的输入（2）功能表（3）逻辑符号2、输入、输出串并皆可的单向移存器（1）电路图并入 串出：串入 并出：01（3）逻辑符号集成4位双向通用移存器的逻辑符号4个通用寄存单元依次级联，可构成4位双向通用移存器M=M1M0是总的模式关联记号表示在M=1，CP正沿时，电路右移表示在M=2，CP正沿时，电路左移右移串行输入数据左移串行输入数据并行输入数据二、集成4位通用移存器3、功能表5、移位寄存器的扩展（1）电路（2）等效逻辑符号四、移存型计数器在移存器的输出和输入间，连接适当的反馈电路构成环型计数器扭环型计数器1、环形计数器（1）电路四位移存器构成环形计数器，将移存器的末

15、级输出Q3，直接反馈到最前级的右移输入端（2）工作过程先令LD=0，在时钟CP的正沿，预设数DI=d3d2d1d0=0001,并行置入移存器，使Q3Q2Q1Q0=00010001以后，使LD=1，电路在CP作用下，这个单独的存数1便在移存器中循环右移，如状态表所示。01 0 0 0010 1 0 00 0 1 00 0 0 1构成模4计数或分频器其输出Q3Q2Q1Q0是4中取1码1 0 0 0（3）状态转换图工作循环：主循环非工作循环1 1 0 00 1 1 00 0 1 11 0 0 11 1 1 00 1 1 11 0 1 11 1 0 11 0 1 00 1 0 10 0 0 01 1

16、1 1特点：非工作循环中，状态组合中1的个数为0或在2以上，无法保证开机就进入主循环工作，缺乏自启动能力（4）可自启动的环形计数器（M=4）电路主循环中的4个状态组合中都只含有1个1，对状态组合中的低3位，即Q2、Q1及Q0， 若均为0，则令反馈输入为1； 若有1个或多个为1，则令反馈输入为0。经移位后，既可避免出现全0状态，又可逐步减少状态组合中多余的1，直至只剩1个1为止。用或非门G1实现上述反馈状态图对具有自启动性能的环形计数器，不必置初值2、扭环形计数器（约翰逊计数器）（1）电路用N位移存器的末级输出QN-1，取反后再反馈到最前级的右移输入端（2）工作过程 令RD=1，清零，器件进入全

17、零状态，反馈输入dR为1 RD变为0，时钟加入，电路右移操作，10 0 0 01如状态表所示0 0 0 01 0 0 01 1 0 01 1 1 01 1 1 10 1 1 10 0 1 10 0 0 10 0 0 0这是主循环状态表模M=8的计数器M=移存器位数N的2倍100 0 0 01 0 0 01 1 0 01 1 1 01 1 1 10 1 1 10 0 1 10 0 0 10 0 0 0主循环状态表（3）状态转换图013715141280除了包含有状态0的主循环外，电路还有一个非工作循环包含了剩下的8个状态0 1 0 00 1 01 1 0 10 1 1 00 1 10 1 0 1

18、0 0 1 00 0 1（4）一种自启动的扭环形计数器 列出右移输入dR的卡诺图Q3 Q2 Q1 Q0 dR 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 0 0 0 0Q3 Q2 Q1 Q0 dR 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 0 0 0 0右移输入dR的卡诺图可获得新的反馈输入为： 可自启动的扭环形计数器电路 状态图3、两种N位移存型计数器的波形图（主循环）模M=N输出波形不对称模

19、M=2N输出波形对称五、序列发生器序列：是一种按预定图样排列的0，1脉冲串1、序列脉冲通常由带反馈的移存器产生：例如：110100，用右移产生Q1 Q2 Q3 Q4 dR1 0 0 1 11 1 0 0 00 1 1 0 11 0 1 1 00 1 0 1 00 0 1 0 1 110100序列信号发生器dR=Q2Q3+Q3Q4能否自启动？如何检查？如何并行检测Q1输出101？2、用移存器直接产生位数不长的序列序列110100,长度仅6位，可用8位并入-并出移存器来构成将该序列图案按位并行置入，再将其末位，即第六位的输出直接连线到第一位的右移输入端，就可在CP作用下，连续产生所需序列该电路的优

20、点：设计及维护方便该电路的缺点：当序列很长时，要求器件数增加很多，且难以 解决自启动问题，一旦受到干扰，无法回到 正常序列状态，只能重新置数启动3、线性序列发生器可以用级数不多的移存器，产生循环长度最大的序列，而且电路易于自启动式中Ci=0或1，是反馈变量的传输系数M序列：一定位数N的序列发生器所产生的最长循环序列 也称为最大序列例6-13 试画出序列“1011”检测器的状态图和状态表，只考虑序 列不可重叠的情况。用移存器为核心器件设计电路P252串行序列X送入移存器M1后，便变成并行的4位1组输出Q3Q2Q1Q0。经与门G1可检测“1011”子序列，输出Z为正脉冲门G2,G3的延迟，保证Z脉

21、冲的宽度，同时清除该子序列1 1 0 111011一、分析时序逻辑电路的一般步骤 1由逻辑图写出下列各逻辑方程式： （1）各触发器的时钟方程。 （2）时序电路的输出方程。 （3）各触发器的驱动方程。 2将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的次态方程。 3根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。 4根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。时序逻辑电路的一般分析方法例6-9 试分析图6-61所示由JK触发器构成的时序电路，列出其 状态转换表和转换图，并说明其逻辑功能。解：（1）写出各触发器的激励函数（2）按JK触发器的状态转换方程 列出状

22、态转换表（3）由此可画出状态转换图（3）由此可画出状态转换图（4）工作循环包含了10个工作状态S3S12预置信号PD使电路进入初态S3是余3码计数器，具有自启动能力例6-10 试系统分析图6-63的时序电路，列出其状态转换表，画出状态转换图，并说明电路的逻辑功能。在输入序列X(t)= 010110011101010的作用下，画出相应输出序列Z(t)的波形。解：（1）写出触发器的激励 函数及电路的输出函数为（2）根据D触发器的特征方程 及 列出电路的状态转换真值表经格式变换为（3）由状态转换表画出状态转换图当输入X为110序列时，电路输出Z=1，电路功能为序列110检测器（4）波形图Q1Q000

23、000100011000000110100001000100Zt6.6 同步时序逻辑电路的设计方法一、同步时序逻辑电路的设计方法1同步时序逻辑电路的设计步骤（3）状态分配，又称状态编码。即把一组适当的二进制代码分配给简化状态图（表）中各个状态，得到完整的状态表。（1）根据设计要求，设定状态，导出对应原始状态图或状态表。（2）状态化简。消去多余的状态，得简化状态图（表）。（4）选择触发器的类型。（5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计电路的输出方程和驱动方程。（6）根据输出方程和驱动方程画出逻辑图。（7）检查电路能否自启动。例6-13 试画出序列“1011”检测器的状态图和状

24、态表，并考虑序 列不可重叠和可重叠两种情况。解：设检测器的输入序列为X，当检测到连续4位数据X=1011时，电路输出Z为1，否则为0序列字长4位，故至少要设置4个状态，如A、B、C、DA：起始状态B：1C：10D：101不可重叠检测序列 ： 1011可重叠检测序列：前1011子序列的末位1，可以就是后 1011序列的首位 如：1011011检测到1011序列，则Z=1ABCD0/01/0X/ZSi1/00/00/01/00/0不可重叠1/1可重叠二、按简化状态表设计电路1、状态化简，设电路简化后的状态总数为M，则二进码的位数N应满足：2、对简化状态表中每一个状态，分配一个N位的代码对状态图或状

25、态表中相邻的状态，尽量分配相邻的代码相邻状态：（1）相同输入时，有相同次态的现态；（2）不同输入时，同一现态的不同次态；（3）相同输入时，有相同输出的现态。状态化简 在建立原始状态图和原始状态表时，将重点放在正确地反映设计要求上，因而往往可能会多设置一些状态，但状态数目的多少将直接影响到所需触发器的个数。对于具有M个状态的时序电路来说， 所需触发器的个数n由下式决定： 可见，状态数目减少会使触发器的数目减少并简化电路。 因此，状态简化的目的就是要消去多余状态，以得到最简状态图和最简状态表。 状态的等价 在状态表中判断两个状态是否等价的具体条件如下： 第一，在相同的输入条件下都有相同的输出。 第

26、二，在相同的输入条件下次态也等价。 这可能有三种情况： 次态相同; 次态交错; 次态互为隐含条件。 原始状态表 S2 S5S6 S7S1 S3、 S2 S4隐含表法ABCD0/01/0X/ZSi1/00/00/01/00/0不可重叠1/1可重叠1/1（1）相同输入时，有相同次态的现态；（2）不同输入时，同一现态的不同次态；（3）相同输入时，有相同输出的现态。状态分配例6-16 试完成例6-13的设计电路。解：ABCD0/01/0X/ZSi1/00/00/01/00/0不可重叠1/1可重叠1/1对不可重叠的情况，状态B和D是不相邻的对可重叠的情况，状态A和D是不相邻的在状态分配时，应（尽量）考虑

27、这点两个状态表经状态编码后，便成为下面两个编码状态表不可重叠可重叠B与D不相邻A与D不相邻各种触发器的激励关系：只考虑不可重叠情况：分别列出用D触发器实现的激励卡诺图和用JK触发器实现的激励卡诺图1、用触发器实现故这两类触发器的激励输入分别为：采用JK触发器的激励输入电路较简单选择具有清零端的双负沿触发JK触发器74LS107且由输出卡诺图可得输出函数为：再选用适当的几种门电路，便可画出“1011”序列不可重叠检测电路外输入清零信号RD，可使电路启动进入状态A2、用移存器为核心器件设计电路串行序列X送入移存器M1后，便变成并行的4位1组输出Q3Q2Q1Q0。经与门G1可检测“1011”子序列，

28、输出Z为正脉冲门G2,G3的延迟，保证Z脉冲的宽度，同时清除该子序列电路是一种不可重叠的序列检测器例6-18 试用触发器设计一可变模同步分频器，当控制输入X=0时，分频模M=5；若X=1, 则M=7。要求写出主要的设计过程，并画出电路图。解：（1）列出状态转换真值表用三个触发器实现电路电路状态Si=Q2Q1Q0按二进码排序，令S0=000为起始状态，Z为输出函数。未采用次态（2）由真值表，可分别画出各触发器的次态 及输出 的卡诺图（2）由真值表，可分别画出各触发器的次态 及输出 的卡诺图（2）由真值表，可分别画出各触发器的次态 及输出 的卡诺图(3)若选用D触发器，写出各触发器的激励方程为：（

29、4）画出电路图（5）画出状态转换图（6）采用异步清零计数器来实现电路当输出为0时，便对计数器异步清零当X=0时，电路是五分频器，当X=1时，电路是七分频器（7）采用同步清零计数器来实现电路用X信号选择不同的预置数，实现可变模的分频X=1时，预置数d3d2d1d0=1001,分频模为7；X=0时，预置数为1011，分频模为56.16.56.96.126.186.196.206.236.246.296.306.32作业返回6.366.386.396.44(选做)二、同步时序逻辑电路的分析举例例6.2.1：试分析图6.2.2所示的时序逻辑电路。解：该电路为同步时序逻辑电路，时钟方程可以不写。（1）写

30、出输出方程： （2）写出驱动方程：（3）写出JK触发器的特性方程，然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：（4）作状态转换表及状态图 当X=0时：触发器的次态方程简化为：输出方程简化为：由此作出状态表及状态图。当X=1时：触发器的次态方程简化为：输出方程简化为：由此作出状态表及状态图。将X=0与X=1的状态图合并 起来得完整的状态图。根据状态表或状态图，可画出在CP脉冲作用下电路的时序图。（5）画时序波形图。（6）逻辑功能分析：当X=1时，按照减1规律从10010010循环变化，并每当转换为00状态（最小数）时，输出Z=1。该电路一共有3个状态00、01、10。当X=0

31、时，按照加1规律从00011000循环变化，并每当转换为10状态（最大数）时，输出Z=1。所以该电路是一个可控的3进制加减法计数器。CP1=Q0 （当FF0的Q0由01时，Q1才可能改变状态。）异步时序逻辑电路的分析举例例6.2.2：试分析图6.2.7所示的时序逻辑电路该电路为异步时序逻辑电路。具体分析如下：（1）写出各逻辑方程式。时钟方程：CP0=CP （时钟脉冲源的上升沿触发。）输出方程：各触发器的驱动方程：（3）作状态转换表。（2）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程：（CP由01时此式有效） （Q0由01时此式有效） （4）作状态转换图、时序图。（5）逻辑功能分析 由状态图