数字系统设计试卷：2006年VHDL试卷A答案

1、姓名 学号 学院 专业 座位号 ( 密 封 线 内 不 答 题 )密封线线_ _ 诚信应考,考试作弊将带来严重后果！ 华南理工大学期末考试 数字系统设计 A试卷 答案注意事项：1. 考前请将密封线内各项信息填写清楚； 2. 所有答案请直接答在答题纸上； 3考试形式：闭卷； 4. 本试卷共 七 大题，满分100分，考试时间120分钟。题 号一二三四五六七总分得 分评卷人简答题（共25分，每题5分）简述产生固有延时和传输延时的原因。答：固有延时是任何电子器件都存在的一种延时特性，产生固有延时的主要物理机制是分布电容效应，不同物理特性的器件的固有延时是不同的，当信号的脉宽小于固有延时时，器件对输入信

2、号将不作任何反应。（2.5）传输延时是由于器件间的连线产生的输出与输入的延时，表达的是输入与输出之间的一种绝对延时，传输延时并不考虑信号持续时间。（2.5）在VHDL中，可以使用并行和顺序语句编写VHDL模型，解释“并行”和“顺序”在这里的含义，并分别举例加以说明。答：“并行”指的是语句在结构体中的执行是同步进行的，其执行方式与书写顺序无关。（1.5）“顺序”指的是语句在结构体中的执行顺序与书写顺序一致。（1.5）以下面程序为例，这个结构体中共有三条并行语句组成，分别是进程语句和Q、Qbar的赋值语句，这三条语句是同步执行的，并不会执行完进程语句再执行Q和Qbar的赋值语句。但是进程语句内部的

3、if语句却是顺序执行的。（2）Architecture sig of DFF is signal state: std_logic ;Begin process( clock, reset) begin if (reset=0) then state=0; elsif rising_edge(clock) then state=D; end if; end process; Q=state; Qbar=not state ; End sig;简述功能仿真和时序仿真的区别。答：功能仿真：在未经布线和适配之前，使用VHDL源程序综合后的文件进行仿真。（2.5）时序仿真：将VHDL设计综合后，再由F

4、PGACPLD适配器映射于具体芯片后得到的文件进行仿真。（2.5）从逻辑设计转换成电路实现的物理设计过程中，迭代是一类很有用的技术。其具体含义是什么？常用的迭代技术有哪几种？它们各自的优缺点是什么？答：迭代的思想是利用问题本身包含的结构特性，用简单的逻辑子网络代替复杂的组合逻辑网络，实现要求的处理功能。从而最大限度降低了逻辑网络的设计难度，简化了设计过程，提高系统的性能/价格比。（2）常用的迭代技术有时间迭代、空间迭代，也可以是两者的组合。（1）时间迭代速度慢，硬件简单。（1）空间迭代速度快，硬件复杂。（1）用图示法描述一般时序系统的模型，并作简要说明。答：一般的时序系统可以划分为如上图所示的

5、控制器/数据处理器模型。控制器输出控制信号给数据处理器，同时数据处理器反馈状态信号给控制器。（图4分，说明1分）根据下述VHDL程序段，画出相应的逻辑示意图（共20分，每题5分）。1、Process( gate, a, b)Begin if (gate=1) then q=a and b; end if;End process ; 2、Process(clk)Begin If (clk =1) then Q=data; End if;End process; 3、假设法fadd4是已经描述好的元件Entity fadd8 is port ( a , b : in std_logic_vecto

6、r(7 downto 0) ; ci: in std_logic; co: out std_logic; sum: out std_logic_vector (7downto 0);End fadd8 ;Architecture stru of fadd8 is Component fadd4 port ( a , b: in std_logic_vector(3 downto 0) ; ci: in std_logic; co: out std_logic; sum: out std_logic_vector (3 downto 0) ); End component; Signal car

7、ry_out : std_logic ;BeginU1: fadd4 port map( a( 3 downto 0), b(3 downto 0), ci, carry_out, sum(3 downto 0);U2: fadd4 port map( a( 7 downto 4), b(7 downto 4), carry_out, co, sum(7 downto 4);End stru; 4、用1个加法器和多个二路选择器综合下面的程序段，画出逻辑示意图Process( select,a,b)beginif select=1then q=a+b; else q=c+d; end if ;e

8、nd process;简述ASM图与普通程序流程图之间的区别，并根据ASM图画出时序图。（10分） （b）答：ASM图相比一般程序流程图，隐含了时序关系，与硬件有很好的对应关系。（两个要点每个2分，下面的图，每个1分）下图是交通灯电路的ASM图，并用双进程状态机描述，请在空白处填入合适语句, 使程序完整正确。（10分）Entity traffic is Port ( reset, clk: in std_logic; car,timed: in std_logic; major_green, minor_green:out std_logic）； end entity;Architecture

9、 asm of traffic is type state_type is ( G , R ); signal present_state, next_state : state_type;Begin（5分） seq: process(reset,clk) begin if reset=1 then present_state=G; elsif clkevent and clk=1 then present_state =next_state; end if end process; com: process （present_state, car, timed) begin start_ti

10、mer major_green=1;minor_green=0;if (car=1) then start_timer=1; next_state=R;else next_state （5分） major_green=0; minor_green=1; if timed=1 then next_state=G; else next_state=R; end if; end case; end process ;End asm;描述一个如下图所示的带异步复位、置位功能的正边沿触发的D触发器的VHDL行为模型。（10分）Entity DFF is port ( D, clock, reset, s

11、et : in std_logic; Q, Qbar: out std_logic );End DFF; （实体2分，结构体8分） Architecture sig of DFF is signal state: std_logic ;Begin process( clock, reset, set) begin if (reset=0) then state=0; elsif (set=0) then sate=1; elsif rising_edge(clock) then state=D; end if; end process; Q=state; Qbar=not state ; En

12、d sig;从下面二题中选一做答，并在相应的题前打上“”（10分）设计5位可变模数计数器。设计要求：令输入信号M1和M0控制计数模，令M1M0=”00”时为模19加法计数器，M1M0=”01”时为模4计数器，M1M0=”10”时为模10计数器，M1M0=”11”时为模6计数器。(题目中有错，需改正)Entity mod_cal isPort ( M1, M0: in bit; Count: out std_logic_vector(4 downto 0); Clk: in std_logic);End entity;(实体2分；结构体8分，其中写出计数功能3分)Architecture beh

13、av of mod_cal is Signal count1:std_logic_vector(4 downto 0);BeginProcess(clk, M1,M0)Variable sel is bit_vector(1 downto 0);Begin Sel:=M1&M0; If clkevent and clk=1 then Count1 if Count1=”10011” then Count1 if Count1=”00100” then Count1 if Count1=”01010” then Count1 if Count1=”00110” then Count1=”0000

14、0”; End if;End case;End if;End process;Count=count1;End behav;下图所示电路是某数字系统的控制器。其中Z是系统数据处理器的状态信号；C1和C2是控制器输出的控作信号。试画出该控制器的ASM图。答：第一步：写出次态方程和输出方程（3分）第二步：根据次态方程和输出方程，写出状态转移表（3分）0000111001111001X000010X000011X0000第三步：根据状态转移表，画出ASM图（4分）在无步骤情况下，若ASM画对，则给全对，若ASM画错，则酌情给分。设计题（15分）如下图所示，某数字系统有两条输入线分别为CONTROL和DATA。有一条输出应答线READY和8位输出总线Z。从DATA数据线上输入的是8为串行数据。串行输入数据可以从低位到高位依次输入，也可以从高位到低位依次输入。输出数据最高位到最低位必须从Z7，Z6，Z0依次并