数字电路课件：第五章 触发器

1、第五章 触发器本章主要内容：本章介绍构成数字系统的另一种基本逻辑单元触发器。主要内容有：本章重点内容：触发器的逻辑功能和动作特点触发器的各种电路结构及其动作特点各种触发器的逻辑功能不同逻辑功能触发器之间实现逻辑功能转换的简单方法。本章学时安排：本章习题：6学时5.1、5.2 、5.5、5.9、5.12、5.14、5.15、5.16、5.18、5.21、5.241能够存储1位二值信号（0和1）的基本单元电路统称触发器（Flip-Flop）。触发器具有记忆功能，它的输出状态不仅与现时的输入有关，还与原来的输出状态有关。5.1 概述触发器的基本特点：具有两个能自行保持的稳定状态0和1。在触发信号的操

2、作下，根据不同的输入信号可置成0或1。触发器的分类：按逻辑功能分：RS触发器、D触发器、JK触发器、T触发器等。按存储原理分：静态触发器、动态触发器。电路的结构形式不同，触发信号的触发方式也不同，有三种：电平触发、脉冲触发、边沿触发。触发方式不同决定了触发器的状态转换过程具有不同的动作特点。25.2 SR锁存器RS锁存器（Set-Reset Latch）是后边各种触发器电路的基本构成部分。因其置1或0不需要触发信号的触发，所以不归入触发器。用与非门组成的RS锁存器用或非门组成的RS锁存器反馈两个输入端两个输出端3输入RD=SD=0时输出保持原状态：若原状态：100110若原状态：输出保持原状态

3、：011001结论：RD=0，SD=0时，Q总保持原来的状态。记忆功能！5.2 SR锁存器4输入RD=0、SD=1时输出翻转：若原状态：010100若原状态：输出不变：011001结论：RD=0，SD=1时，不论Q原状态如何 ，结果总是置为1。 置1功能！ SD称为“置位”或“置1”端。5.2 SR锁存器5输入RD=1、SD=0时输出不变：若原状态：100110若原状态：输出翻转：001010结论：RD=1，SD=0时，不论Q原状态如何 ，结果总是置为0。 置0功能！ RD称为“复位”或“置0”端。5.2 SR锁存器6输入RD=SD=1时，输出全为0！0001111但当RD=SD=1同时变为0

4、时，翻转快的门输出（如G1）变为1，另一个不得翻转、仍为0。Q可能为0或1状态不确定，不希望出现！RD=SD=0时，锁存器保持原状态不变，输出无论是0或1，两种状态都是稳定的，故称双稳态电路。稳态情况下，两输出端互补。其状态一般指Q端状态。要控制或改变锁存器的稳定状态，可在RD或SD端加入正脉冲。SD端加入正脉冲，使Q=1即置1；RD端加入正脉冲，使Q=0即置0。约束条件：RDSD=0005.2 SR锁存器700110Q*1状态不确定0111置0或复位0101置1或置位0011保持或记忆000说明QRDSD用或非门组成的RS锁存器的图形符号SR根据以上分析，可列出用或非门组成的RS锁存器的真值

5、表如下。 Q*是锁存器的新状态（也称次态），Q*不仅与输入有关，而且还和锁存器原来的状态（也称初态）有关，所以将Q也作为一个变量列入真值表。称Q为状态变量，含有状态变量的真值表叫做锁存器的特性表（或功能表）。带“ ”表示 与Q状态互反。5.2 SR锁存器8同理，可得出用与非门组成的RS锁存器的特性表如下。10110Q*1状态不确定0001置0或复位0011置1或置位0101保持或记忆011说明Q用与非门组成的RS锁存器的图形符号SR当 时，两输出端均为1；但当 、 同时由0变为1时， Q的状态不确定，它可能为0或1。所以同样有约束条件RDSD=0。、 端有“o”表示用低电平作输入信号可改变触发

6、器状态，即低电平有效。5.2 SR锁存器9在RS锁存器中，输入信号SD、RD直接加在输出门上，所以在输入信号作用的全部时间即SD或RD为1的全部时间里，都能直接改变输出端Q和Q的状态。故称SD(SD)为直接置位端，称RD(RD)为直接复位端。复位使输出全为1置位例1：画出由与非门组成的 RS 锁存器的输出波形 。RD和SD同时由0变到1后状态不定5.2 SR锁存器Q10例2：由与非门组成的RS 锁存器，已知 、 输入波形如下图所示，试画Q 、 波形。0t1：t1t2： t2 t3：t3 t4： t4 t5：t5以后：t1t2t3t4t5ttttOOOO5.2 SR锁存器115.3 电平触发的触

7、发器在数字系统中，常要求某些触发器于同一时刻动作，即同步。为此，引入触发信号对它们进行控制，使这些触发器只有在触发信号变为有效电平后，才能按输入的置1或置0信号置成相应的状态。称这个触发信号为时钟信号（Clock） ，记为CLK。要求多个触发器同时动作时，就用同一个CLK作为同步控制信号。电平触发RS触发器也称同步RS触发器。由两部分构成：由与非门G1、G2组成的RS锁存器和由与非门G3、G4组成的输入控制电路。时钟信号一 、电路结构与工作原理125.3 电平触发的触发器CLK=0时011输出保持原状态CLK=1时输出同RS 锁存器1135.3 电平触发的触发器电平触发RS触发器的特性表101

8、1010Q*10111010110011输出与输入的逻辑关系与RS锁存器相同。0001状态不变00说明QRSCLK当R =S =1时，两输出端均为1 ；但当R、S同时由1变为0时或CLK回到0后，Q的状态不确定，它可能为0 或1。所以输入信号同样要遵守约束条件：SR = 0。图形符号1S1RC1CLKS和R同时由10或S=R=1时CLK回到0后，状态不定。145.3 电平触发的触发器实用的同步RS 触发器往往设置有专门的异步置位输入端和异步复位端。异步置1端异步置0端所谓“异步”即不受时钟和输入信号的控制。 和 均为低电平有效（在CLK=0时进行），在触发器正常工作时应置高电平。带异步置位、复

9、位端的电平触发RS触发器的图形符号SRC11S1RSRCLK155.3 电平触发的触发器二、电平触发方式的动作特点在CLK=1的全部时间里，S 和R 信号都能通过G3、G4加到RS锁存器上，所以S和R的变化都将引起输出端状态的变化。即只要CLK=1，则触发器的状态就可随输入信号的变化而多次翻转。tOtOtOtOtOt1t2t3t4t5t6t7在第二个CLK=1期间，S出现一个干扰脉冲，则Q=1。干扰脉冲例1：已知同步RS触发器的CLK、S、R的波形，则Q、Q的波形如右图，设Q初态0。165.3 电平触发的触发器电平触发D触发器（D型锁存器）单端输入信号电平触发D触发器的特性表1010Q*110

10、11输出随输入D的状态。001状态不变00说明QDCLK图形符号1DDC1CLK175.3 电平触发的触发器例2：已知电平触发D触发器的CLK和输入端D的电压波形，试画出Q、Q的波形。设触发器的初态Q=0。在CLK=1期间，输出Q随输入D发生多次变化。“透明的D型锁存器”185.4 脉冲触发的触发器脉冲触发器是在电平触发RS触发器的基础上设计出来的，目的是希望触发器输出端的状态在每个CLK周期里只改变一次，以提高可靠性。一、电路结构与工作原理从触发器主触发器由两个同样的电平触发RS触发器组成，接在输入端的一个称主触发器，另一个在输出端的称从触发器。两者的时钟信号相位相反，不能同时工作。1、主从

11、RS触发器CLK1S1RC11S1RC1SSsRRSCLKFFSFFm195.4 脉冲触发的触发器10FFm打开输出由R和S决定1001FFm关闭状态不改变FFS关闭保持原态FFS打开由RS和SS决定在CLK的一个周期内，输出只可改变一次！发生在CLK从1到0的下降沿。CLK1S1RC11S1RC1SSsRRSCLKFFSFFmCLK1S1RC11S1RC1SSsRRSCLKFFSFFm205.4 脉冲触发的触发器主从RS触发器的特性表110111001011001110000QQ*QRSCLK主从RS触发器的图形符号1S1RC1CLKSR“ ”表示“延迟输出”，即CLK返回0以后输出状态才改

12、变。因此输出状态的变化发生在CLK的下降沿。主从RS触发器避免了CLK=1期间触发器输出状态可能的多次翻转。但主触发器在CLK=1期间Qm和 仍会随S、R 的改变而改变，且需遵守SR=0。215.4 脉冲触发的触发器t1t2t3t4t5t6例1：已知主从RS触发器电路中CLK、S、R 的电压波形，试画出Q和 端的电压波形，设触发器的初态为Q=0。可分两步：先根据CLK=1期间S、R的状态画Qm和 的波形；而后根据CLK下降沿到达时Qm和 的状态画Q和 的波形。由图看出，在第六个CLK=1期间，Qm和 改变了两次，但Q和 不变。tOtOQmtOtOtO123456tOtO225.4 脉冲触发的触

13、发器主从JK触发器在J=K=1时，次态是确定的。主从JK触发器的图形符号1J1KC1CLKJK将从触发器的输出Q和Q 交叉反馈到主触发器的输入端（集成时在内部接好），外部的输入信号标以J、K以示区别。则主触发器的1S端就有两个输入Q 和J，它们之间是与的逻辑关系，即1S=JQ ；同理1R=KQ。2、主从结构JK触发器CLK1S1RC11S1RC1JSSKRSCLKFFmFFS2301105.4 脉冲触发的触发器J=1、K=0时Q = 01010CLK：10Q* = 1Q= 11000CLK：10Q* = 110CLK=1置110CLK=1保持CLK1S1RC11S1RC1JSSKRSCLKFF

14、mFFSCLK1S1RC11S1RC1JSSKRSCLKFFmFFS24CLK1S1RC11S1RC1JSSKRSCLKFFmFFS01105.4 脉冲触发的触发器J=0、K=1时Q = 00100CLK：10Q* = 0Q= 10101CLK：10Q* = 001CLK=1保持01CLK=1置0CLK1S1RC11S1RC1JSSKRSCLKFFmFFS25CLK1S1RC11S1RC1JSSKRSCLKFFmFFS01105.4 脉冲触发的触发器J=1、K=1时Q = 01110CLK：10Q* = 1Q= 11101CLK：10Q* = 010CLK=1置101CLK=1置0CLK1S1

15、RC11S1RC1JSSKRSCLKFFmFFS26CLK1S1RC11S1RC1JSSKRSCLKFFmFFS5.4 脉冲触发的触发器J=0、K=0时0000CLK：10Q* = Q CLK=1保持主从JK触发器的特性表10111001011001110000QQ*QKJCLK275.4 脉冲触发的触发器2、主从结构JK触发器有时，JK触发器的输入端J和K都不止一个。此时J1和J2、K1和K2之间是与逻辑关系，即特性表中的J、K分别应该是：J=J1J2、K=K1K2。电路结构逻辑符号285.4 脉冲触发的触发器二、脉冲触发方式的动作特点1、触发器的翻转分两步。CLK=1期间主触发器接收输入端

16、状态而从触发器关闭。CLK下降沿到来时从触发器按主触发器的状态翻转。2、在CLK=1的全部时间里，输入信号对主触发器起控制作用。根据以上两点，在使用主从结构触发器时必须注意：若输入信号在CLK=1的全部时间里状态始终未变，则可用CLK下降沿到达时输入的状态来决定触发器的次态；若输入信号在CLK=1期间发生过变化，则CLK下降沿达到时触发器的次态不一定能按此刻输入信号的状态来确定，而必须考虑整个CLK=1期间里输入信号的变化过程才能确定触发器的次态。t1t2t3t41234tOtOtOtO每个CLK=1期间J、K不变29t1t2t3t41234tOtOtOtO错误的Q 端波形5.4 脉冲触发的触

17、发器若在第三个CLK=1期间J端状态发生过变化，则不能简单地以CLK下降沿到来时的输入端状态决定Q的次态，否则可能出错。若以第三个CLK下降沿到达时J=K=0的状态决定Q的次态，应为Q*=0（保持）；但此前CLK=1期间曾出现过J=1、K=0，已将主触发器置1，所以CLK下降沿到达后从触发器置1，即Q*=1。t1t2t3t41234tOtOtOtO正确的Q 端波形305.5 边沿触发的触发器一、电路结构和工作原理为进一步提高触发器的可靠性，希望触发器的次态仅仅取决于CLK信号下降沿或上升沿到达时刻输入信号的状态，而在此之前和之后输入状态的变化不影响触发器次态。研制出各种边沿触发器。1、用两个电

18、平触发D触发器组成的边沿触发器主触发器FF1从触发器FF2TG2TG1CLKG1DTG4TG3CLKCLKCLKG2G3G4Q1Q1Q3101导通截止DQ1=D，但未形成反馈连接，Q1随D的变化而变化。截止导通形成反馈，自行保持从触发器与主触发器之间的联系因TG3截止而切断。5.5 边沿触发的触发器主触发器FF1从触发器FF2TG2TG1CLKG1DTG4TG3CLKCLKCLKG2G3G4Q1Q1Q32截止导通导通截止TG1切断前的D主触发器自行保持且保存状态仅取决于CLK上升沿到达时D的状态。=Q1=D从触发器的状态等于CLK上升沿到达时D的状态。D触发器5.5 边沿触发的触发器主触发器F

19、F1从触发器FF2TG2TG1CLKG1DTG4TG3CLKCLKCLKG2G3G4Q1Q1Q33边沿D触发器的特性表11011000QQ*QDCLK带异步置位和复位端的边沿D触发器的图形符号SRC11DDCLKSDRD说明：图形符号中CLK输入端处的“”表示边沿触发。若CLK端线不带“O”，表示是上升沿触发；若CLK端线带“O”则是下降沿触发。SD是异步置位端，RD是异步复位端，两者端线均无“O”，均为高电平有效。5.5 边沿触发的触发器34*2、维持阻塞触发器（1）维持阻塞结构的RS触发器则当CLK由01时，S或R端的0 将立刻被存入这两个RS 锁存器，此后即使S 或R消失，S和R也维持不

20、变，那么输出端的次态将仅取决于CLK上升沿到达时输入的状态。称为置1维持线。它在 =0后能使G3输出维持在0（该0使Q置位）。称为置0维持线。它在 =0后能使G4输出维持在0（该0使Q复位）。在此基础上加G5、G6两门和、 两连线，使G5和G3、G6和G4分别组成一个RS 锁存器。5.5 边沿触发的触发器同步RS 触发器35但CLK=1期间可能遇到G3和G5、G4和G6组成的两个触发器先后被置成S=1、R=1的状态，如先是S=0、R=1，然后又变为S=1、R =0。而这对G1G4组成的同步RS触发器来说是不允许的。添加、两连线，使G3和G4也接成RS锁存器，则可解决这个问题。例如：当CLK由0

21、1时，若S=0、R=1，则G3输出0，此0一方面将Q置1，另一方面通过连线使G4输出1，故称为置0阻塞线。同理，称为置1阻塞线。它能在Q置0之后，阻止G3输出低电平的置1信号。将G4封锁，阻止G4再输出0，也就阻止了Q被置0。5.5 边沿触发的触发器36（2）维持阻塞结构的D触发器数据输入以单端形式给出，用D表示。设初态Q=0并设D=1CLK=0期间，G3 、G4被封锁，输出为1。G3、G4输出的1分别反馈到G5、G6的输入， 使G5 输出为1、 G6输出为0，即S=1、R=0。1110011105.5 边沿触发的触发器37011011100当CLK上升沿到达时，G3 和G4均开启， G3的输

22、出为0、 G4的输出为1。Q翻转为115.5 边沿触发的触发器381101001CLK正沿过后， G3 输出的0将G4 封锁，并使G5 输出为1，维持G3=0。所以是置0阻塞线，是置1维持线。因此，之后CLK=1期间D的变化不影响输出。同理，当D=0时，则CLK上升沿到达前G5 输出为0、G6 输出为1，即S=0、R=1，因此CLK上升沿达到后Q=0。兼有置0 维持线和置1阻塞线的功能，故之后CLK =1期间D的变化不影响输出。5.5 边沿触发的触发器39维持阻塞D触发器的特性表11011000QQ*QDCLK维持阻塞D 触发器的图形符号SRC11DD1CLKD2&说明： 是异步置位端， 是异

23、步复位端，两者端线均有“O”，表示低电平有效。两输入端形式，两输入端之间是与的逻辑关系，即1D =D1D2 。5.5 边沿触发的触发器40*3、利用传输延迟时间的边沿触发器与或非门G1、G2和G3与G4、G5和G6组成RS锁存器，G7、G8为两个输入控制门。且门G7、G8 的传输延迟时间大于RS 锁存器的翻转时间。设初态Q=0CLK=0期间，G2、G6、G7、G8被封锁。由于M=N=1，则门G3、G5打开，故RS 锁存器的状态通过G3、G5 得以保持。0110000115.5 边沿触发的触发器G3G2KJMCLKNG1G4G7G8QG5G641设初态Q=0CLK变为1后，G2、G6解除封锁。R

24、S锁存器可通过G2、G6 保持原态不变。如：若此时J=1、K=0，则M=0、N=1，则门G3、G5 均关闭，对RS锁存器的状态无影响。1开启开启00110110005.5 边沿触发的触发器G3G2KJMCLKNG1G4G7G8QG5G642设初态Q=0关闭关闭CLK下降沿到达时， G2、G6立即被封锁。由于G7、G8 存在传输延迟，所以M、N不会马上变，故瞬间出现G3、G2各有一个0 输入，使Q=1，并经过G5 使Q = 0 。由于G7的传输延迟时间足够长，可保证在M点的低电平消失前Q的低电平已反馈到门G3 ，故M点的0 消失后Q 的1仍将保持。1001100111001015.5 边沿触发的

25、触发器G3G2KJMCLKNG1G4G7G8QG5G643说明：CLK端线有“O”，表示下降沿触发。1J =J1J2 ，1K = K1K2 。边沿JK触发器的特性表10111001011001110000QQ*QKJCLK边沿JK触发器的图形符号SRC11JJ1CLKJ2&1KK1K2&5.5 边沿触发的触发器44二、边沿触发方式的动作特点边沿触发器只在时钟跳转时（上升沿或下降沿）发生翻转，其状态由时钟跳转时输入端的状态确定，而在CLK =1或CLK = 0 期间，输入端的任何变化都不影响输出。例2：分别画出下沿JK触发器和上沿D触发器的输出波形。初态Q均为0。t1t2t3t4tOtO12tO

26、34tOt1t2t3t41234tOtOtOtO5.5 边沿触发的触发器455.6 触发器的逻辑功能及其描述方法5.6.1 触发器按逻辑功能的分类一、RS 触发器凡在时钟作用下逻辑功能符合下表所规定的逻辑功能者，叫做RS 触发器。RS 触发器的特性表1不定01111001100101000Q*QRSQ由特性表写逻辑关系式，得（约束条件）利用约束条件化简后，得称此式为RS 触发器的特性方程。465.6 触发器的逻辑功能及其描述方法触发器的逻辑功能也常用逻辑转换图来形象地表示。01S=1R=0S=0R=1S=0R=S=R=0RS触发器的状态转换图图中两个圆圈分别代表触发器的两个状态，箭头表示状态转

27、换的方向，箭头旁边的标注表示发生状态转换的条件。二、JK触发器凡在时钟信号作用下逻辑功能符合下表所规定的逻辑功能者，叫做JK触发器。JK触发器的特性表101111001100101000Q*QKJQQ475.6 触发器的逻辑功能及其描述方法JK触发器的特性方程：01J=1K=J=K=1J=0K=J=K=0JK触发器的状态转换图三、T触发器凡在时钟信号作用下逻辑功能符合下表所规定的逻辑功能者，叫做T 触发器。T触发器的特性表101100Q*QTQ10T触发器的特性方程：485.6 触发器的逻辑功能及其描述方法01T=1T=1T=0T=0T触发器的状态转换图对比JK触发器和T触发器的特性方程，则只

28、要令J=K=T，用JK触发器就可以构成T触发器。T触发器的图形符号1TC1CLKT对T触发器，若令T=1，则即每次CLK信号作用后触发器都翻转为与初态相反的状态。如：若触发器原态Q=0，则第一个脉冲作用后Q=1，第二个脉冲作用后Q=0。有时将T恒为1的T触发器称为T 触发器。其实T触发器只不过是处于一种特定工作状态下的T触发器而已。494.3 触发器的逻辑功能及其描述方法四、D触发器凡在时钟信号作用下逻辑功能符合下表所规定的逻辑功能者，叫做D触发器。D触发器的特性表11011000Q*QD01D=1D=0D=0D=1D触发器的状态转换图D触发器的特性方程：各种触发器中，以JK 触发器的逻辑功能

29、最为完备。当令J=S、K=R时，就可实现RS 触发器的功能；当令J=K=T时，就可实现T触发器功能。当令J=D、K= 时就可实现D触发器的功能。50例3：JK触发器连接如图。已知A、B信号波形，求输出端Q的波形。设Q初态为0。代入JK触发器特性方程，得：5.6 触发器的逻辑功能及其描述方法t1t2t3t4t51234tOtOtOtO5解：A1JC1CLK1KB515.6 触发器的逻辑功能及其描述方法5.6.2 触发器的电路结构和逻辑功能、触发方式的关系触发器的电路结构形式和逻辑功能没有固定的对应关系。同一种电路结构的触发器可以做成不同的逻辑功能。如：同样是主从结构电路，既可做成RS触发器，也可做成JK触发器；同是维持阻塞结构，可做成RS触发器，也可做成D触发器。同一种逻辑功能的触发器可以用不同的电路结构实现。如：JK触发器，有主从结构电路，也有边沿触发结构。一、电路结构和逻辑功能触发器的逻