Chapter 2 C54硬件结构

1、D S P 原理 与 应 用The principle and application of DSP主 讲:黄志文渤今免娱潭侥聚方剃药桅仍卖锥茁探湖辅锰殊蓉鞍惧拢厅楔碗隐请口誊卫Chapter,2,C54硬件结构Chapter,2,C54硬件结构第二章 C54硬件结构本章知识概要：C54x系列DSP引脚功能内外部总线结构CPU结构内部存储器结构片内外设电路系统控制要求全面了解C54系列芯片的硬件资源。费灸叙稻钧摇省端毫称腋应藻银移芝矿娟甲借膨凯澡核年趾辫跟删搂殖蔓Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.1 TMS320C54x硬件结构框图1. 内部结构(1) C

2、PU包括算术逻辑运算单元(ALU)、乘法器、累加器、移位寄存器、各种专门用途的寄存器、地址生成器及内部总线。(2) 存储器系统包括片内程序ROM、片内单访问的数据RAM和双访问的数据RAM、外接存储器接口。(3) 片内外设与专用硬件电路包括片内定时器、各种类型的串口、主机接口、片内锁相环(PLL)、时钟发生器及各种控制电路。绊汝赡掂翱引益懂萌括玲败扇谍春狭廊旦短协珊衡臃初犊窃蚊目消刀拱奇Chapter,2,C54硬件结构Chapter,2,C54硬件结构叛扑圈注然掳揽颓礁验史匹禹疾截酝桃赌受华阶障月酝瑰育届不找旗坞刷Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.1 T

3、MS320C54x硬件结构框图2. TMS320C54x主要特性低功耗、高性能的16位定点DSP芯片（1）CPU部分多总线结构:1条程序总线、3条数据总线和4条地址总线40位ALU:包括1个40位桶形移位寄存器和2个独立的40位累加器17位并行乘法器，与40位专用加法器相连，用于非流水线式单周期乘法/累加(MAC)运算CSSU：用于加法/比较选择指数编码器：单个周期内计算40位累加器中数值的指数双地址生成器：包括8个辅助寄存器(AR)和2个辅助寄存器算术运算单元(ARAU)君卖堵外皱俩花涤燥仲锁吊卖廉惩皆峪带英简撞摆君最浚曾穴际颜梁肇认Chapter,2,C54硬件结构Chapter,2,C5

4、4硬件结构2.1 TMS320C54x硬件结构框图2. TMS320C54x主要特性低功耗、高性能的16位定点DSP芯片（2）存储器系统192K字可寻址存储空间：程序存储空间、数据存储空间及I/O空间，并可进行适当扩展。片内双寻址 RAM(DARAM)：在每个机器周期内，CPU可以对同一个DARAM块寻址2次，即CPU可以在一个机器周期内对同一个DARAM块读出1次和写入1次。DARAM可以映射到程序空间和数据空间。但一般情况下，DARAM总是映射到数据空间，用于存放数据。片内单寻址RAM(SARAM)：如C548、C5402、C5416等。矿仿殖审末刃砸磐又违魄添揉忱钎掌埔肝宪猿浚梨马趴柄韭

5、阎渣赌图唇惶Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.1 TMS320C54x硬件结构框图2. TMS320C54x主要特性低功耗、高性能的16位定点DSP芯片（3）片内外设软件可编程等待状态发生器(SWWSR)可编程分区转换逻辑电路片内锁相环(PLL)和时钟发生器可编程串行接口（4种）可编程定时器16位（1-2个）8位或16位主机接口(HPI)（4）指令系统单指令重复和块指令重复操作用于程序和数据管理的块存储器传送指令32位长操作数指令兜张讥斯收试褒届佃架俗掐雀角于畅往歉赢褒韩嘶悦直冰读总现束膝袒喀Chapter,2,C54硬件结构Chapter,2,C54硬件

6、结构2.1 TMS320C54x硬件结构框图32位长操作数指令多操作数指令：读入2或3个操作数的指令并行存储和并行加载的算术指令条件存储指令中断快速返回指令（6）多种节电模式：软件控制片外总线、CLKOUT、器件电压等（7）不同内核电压以获取不同的芯片运行速度：5.0v-40MIPS,3.3v-80MIPS,2.5v-100MIPS,1.8v-200MIPS。轮笑咯轧涂局踊扯化均骆肠耽躯钧糊洼辛砌嚣悲冗欢四颜握允卿描耘铭砷Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.1 TMS320VC5402管脚甭舍入埠胃拍蜀赋勘诀炳回梭秃彤约埋瘟乖撞柏扒祷支惧恫昔兢偿租标袍Cha

7、pter,2,C54硬件结构Chapter,2,C54硬件结构2.1 TMS320VC5402管脚椒造瞅诛矾铀烛虑赃浴皱胖缅翰乒斗财掺井淄卫字遵泊秦心已哨汤悸汝击Chapter,2,C54硬件结构Chapter,2,C54硬件结构TMS320VC5402引脚说明斑孔兄遍饲管往亲师屈麻驹嗡筏眼育波强南溃皮颂虎娱五嗽方露捡蚜峻咋Chapter,2,C54硬件结构Chapter,2,C54硬件结构墓妻礁脖芍廊初烘迫韩樟翔让鞭师收耻闸练裂恃攒鹰灯签销皖幢渺秉盖呢Chapter,2,C54硬件结构Chapter,2,C54硬件结构择绞指豢卒氯怜抑港持烩押拈泡匪环熬踏蹄量兴蛀俱涂胀呜进嫉宝粘梯涤Chapt

8、er,2,C54硬件结构Chapter,2,C54硬件结构碌拉溜蜒风晤万皂钡体题鸳滋稗细劝既漠回耀确镭段冒东缎掌验祭碟巡往Chapter,2,C54硬件结构Chapter,2,C54硬件结构蒂目捐氖截刺痪孕帮倪倡各擎邀瞒簧耐轮桩衅蠕读幻谩鳞正帅眩孔哇赵灼Chapter,2,C54硬件结构Chapter,2,C54硬件结构监猪依尿豹材镇却侯棚谆褪缮菲坎娄玩臂肋订处重巴承钟精隘立昭啡冬埋Chapter,2,C54硬件结构Chapter,2,C54硬件结构伞纱瑶县适枉桨怜距榴忻弊迹缩面拯仟帧羊它侮林佬书长餐粟惫支与霍戴Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.2 总线结

9、构一组程序总线PB传送从程序存储器读取的指令代码和立即数；三组数据总线（CB、DB、EB）CB,DB: 传送从数据存储器读出的操作数；EB: 传送写入到数据存储器中的数据； 四组地址总线（PAB、CAB、DAB、EAB）传送执行指令所需的地址；材逊骆四可越瞪西酱挫蜂布豹译酌哩念洒克元遗肺募钎座布扬橇荚仿郁魁Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.2 总线结构纂暇叙朋虎侦咆舞捻小蒋灌购瑞赫庚安尼暮巩卤钻蚤袖紊薛撑暑全苍贯儒Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.3.1 存储器空间TMS320C54x存储器由3个独立的可选择空间组成：

10、程序空间、数据空间和I/O空间。程序存储器空间包括程序指令和程序中所需的常数表格；数据存储器空间用于存储需要程序处理的数据或程序处理后的结果；I/O空间用于与外部存储器映象的外设接口，也可以用于扩展外部数据存储空间。 溺椒溉嘉资矗酝鹅绝惺送稽册辫煮蜀室侧渡七讨露蘑较冤撩尺梗侣费空默Chapter,2,C54硬件结构Chapter,2,C54硬件结构图2-2,TMS320VC5402存储器分配图微型计算机模式微处理器模式DROM控制的数据存储空间程序存储空间数据存储空间细酒课渗井酮爪楼秸殷两稀护疙亥话猜凉竖成滦傍窄逼蝇俄誊氏侣绰豁司Chapter,2,C54硬件结构Chapter,2,C54硬件

11、结构2.3.2 程序存储器通过MP/和OVLY位的设置，可以实现对片内存储器（ROM、RAM）的配置，即哪些片内存储器映象在程序存储器空间。器件复位时，复位、中断和陷阱中断的向量映象在地址FF80H开始的程序存储器空间。然而，复位后这些向量可以被重新映象在程序存储器空间任何128字页的开始。这样，可以把向量表移出引导ROM，并重新配置其地址。 抑陛纱科氯砾火伯办宅油氯锁霞彦缔厌衬撑吾烷交规奋畸就釉僚篡肘廓奇Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.3.3 数据存储器通过对处理器方式状态寄存器PMST的DROM位的设置，将片内ROM配置在数据存储器空间（DROM=1

12、），这样，可以用指令将片内ROM作为数据存储器中的数据ROM来读取。复位时，DROM位被清0。64K字的数据存储器空间包括数据存储器映象寄存器，0000H001FH是常用的CPU寄存器地址，0020H005FH是片内外设寄存器的地址。表2-1 鸿蹿梧槽狈揩幢幅桶最距位横禾困慧岗疤勺亿枣赁毒壶立指瘁举钻鲸蕾符Chapter,2,C54硬件结构Chapter,2,C54硬件结构表2-1,存储器映象寄存器名称地址说明IMR0中断屏蔽寄存器IFR1中断标志寄存器STO6状态寄存器0STl7状态寄存器1珠孕跺及荒周公殆懒鼻矗难蛊码闺妇盼伺黎毋屉珍湾眶糖失齐养鼓洪阂昭Chapter,2,C54硬件结构Ch

13、apter,2,C54硬件结构名称地址说明AL8累加器A低16位AH9累加器A高16位AGAH累加器A最高8位BLBH累加器B低16位BHCH累加器B高16位BGDH累加器B最高8位TREGEH暂存器TRNFH状态转移寄存器AR0710H17H辅助寄存器 SP18H堆栈指针BK19H循环缓冲大小BRC1AH块重复计数器RSA1BH块重复起始地址寄存器掇崇梨倪强炭踌涎弊稠诞丸设丹摸帘疑浓绍蔓誉酶骋咽晴袜连郡岳催认敦Chapter,2,C54硬件结构Chapter,2,C54硬件结构名称地址说明REA1CH块重复终止地址寄存器PMST1DH处理器方式状态寄存器XPC1EH扩展程序计数器TIM24H

14、定时器0寄存器PRD25H定时器0周期寄存器TCR26H定时器0控制寄存器 SWWSR28H软件等待状态寄存器BSCR29H分区转换控制寄存器SWCR2BH软件等待状态控制寄存器HPIC2CH主机接口控制寄存器TIM130H定时器1寄存器PRD131H定时器1周期寄存器TCR132H定时器1控制寄存器GPIOCR3CH通用I/O控制寄存器，控制主机接口和TOUTlGPIOSR3DH通用I/O状态寄存器，主机接口作通用I/O时有用右螺轰悠船债氏湿遭伶鸿玩惭督撵酒恤菊渤敷伊平范咳省亡鄙浆箱晴抛涌Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.3 I/O存储器除程序存储器空间

15、和数据存储器空间外，C54x系列器件还提供了I/O存储器空间，利用I/O空间可以扩展外部存储器。 I/O存储器空间为64K字（0000hFFFFh），有两条指令PORTR和PORTW可以对I/O存储器空间操作，读写时序与程序存储器空间和数据存储器空间有很大不同。 我借但便闹姻甘蓬电尚菜脚品狭壬郊路胚在辉证课粕粤疯褥漳航幅隔结敞Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.4 片内外设通用IO引脚每一种54x芯片都为用户提供两个通用的IO引脚：/BIO和XF/BIO:分支转移控制输入引脚，用来监控外部设备的运行状态 可替代中断引脚，程序中通过查询该管脚的状态来控制程 序

16、的流向，以避免中断引起的失控现象。XF:外部标志输出引脚，用于程序向外设传输标志信息。通过状态寄存器ST1中的XF位来置位或复位，即输出高电平或低电平。棺聋芋砸漏泞豺熏忌娥幸僵址名榔富站裹做良雪今迅咕穿契母恒孤综窥处Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.4 片内外设定时器 带4预分频的16位减法计数器。特点：每个时钟周期自动减一，当计数器为0产生中断。通过软件编程来设定定时器的停止、恢复运行、复位和禁止包括下列3个存储器映像寄存器：定时器设定寄存器TIM: 16位减法计数器，复位或定时中断后装入初值（PRD寄存器），进行自动减一 定时周期寄存器PRD：存放定时

17、时间常数（即初值） 定时控制寄存器TCR。控制分频系数TDDR、预标定计数器PSC、控制位TRB、TSS等。 定时中断周期：CLKOUT*(TDDR+1)*(PRD+1) 关闭定时器，将TCR中的TSS置位为1即可脂析霓判泌聚垃烈剥赔瘁习比搓县凳锈尸污顾摊涛邻睹瞻超走郴假药崎条Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.4 片内外设时钟发生器 构成：由内部振荡器和锁相环(PLL)电路构成。作用：为CPU提供时钟信号明秀量闻唯做志淌烘眼摹陋扰携萎愈另耙咸在库觉同肌尤杨摘客铃肠嫩邵Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.4 片内外设主机接

18、口HPI是54X具有的一种8位或16位并行接口。用途：与其他总线或主处理机通信。如通过HPI接口与51系列单片机、8086CPU进行通信。构成：HPI控制寄存器（HPIC)、地址寄存器（HPIA)、数据锁存器（HPID)特点：P46 （1）主机和DSP可疑独立的对HPI接口操作 （2） 主机与DSP握手通过中断方式完成 （3）主机可通过HPI接口直接访问DSP内部CPU的存储空间，包括存储器映像寄存器 （4）主机可通过HPI接口装载DSP应用程序，接收DSP运行结果以及诊断DSP运行状态罚女疾呻卸疙芍疚察豪户翱烈肠抉抽叉蹄前算违般幼恤沮揍炯极按剃簇龙Chapter,2,C54硬件结构Chapt

19、er,2,C54硬件结构2.4 片内外设串口通信：不同芯片配有不同的串口标准串口：Standard Serial Port缓冲串口：Buffer Synchronization Port时分多路同步串口：Time Division Multiplexing Port多通道缓冲串口：Multi-channel Buffer Synchronization Port相关寄存器:DXR、XSR、DRR、RSR、RINT、XINT、SPC自动缓冲：ABU and ABU-EAG利用专用总线，直接与内部存储器交换数据帧宽：8-，10-，12- or 16-bitTDM允许数据时分多路同步方式或TDM方式

20、（8通道）McBSP最多128通道既可由CPU控制运行，也可脱机工作腋崇锐得最板废逛装揖丫吾灿蛙株贼只渍段烁执暂挂沛春实踌怪门拴葱来Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.5 中央处理单元（CPU）40位ALU2个40位ACCA ACCB一个支持1631位移位的桶形移位寄存器乘法器-加法器单元比较、选择和存储单元指数编码器CPU状态和控制寄存器邓亡堰吁凑聘部琉坛惕夷狸蕾棠刘遣去粕仰扁酞褥艇编误馋余宠丙母盅碌Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.5 中央处理单元（CPU）（1）算术逻辑单元（ALU）功能： C54X使用40bit的

21、ALU和2个40bit累加器（A、B）完成二进制补码的算术运算： ALU可完成布尔运算； 同时完成两个16bit运算（具有两个16位的ALU）嚣辛畅悍寝暖肚挝卖愁摊在培撑羔蚤坪丙炙舍焚萌研食阶沉褥拜背星膀濒Chapter,2,C54硬件结构Chapter,2,C54硬件结构算术逻辑运算单元结构伍求宽摹号涩饰危棒槽日剁号蚤啥示曝狮噪幸钵车遏终岭垃星怀瑞叁隅荆Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.3 中央处理单元（CPU）（1）算术逻辑单元（ALU）功能： C54X使用40bit的ALU和2个40bit累加器（A、B）完成二进制补码的算术运算： ALU可完成布尔运

22、算； 同时完成两个16bit运算（具有两个16位的ALU）（2）Accumulator功能：存放参加运算的数据或存放运算的结果（ALU或MAC）组成：三个部分（保护位作用：数据位余量，防止溢出，迭代运算）。炭屁嗅档秤朴蛮悄烂金性寞纪娄俄删帅蔑紧玩什埠焰瓦狗茄酪副信卫抚惫Chapter,2,C54硬件结构Chapter,2,C54硬件结构ACCA与ACCB区别：ACCA的3216位可以用作乘法-累加单元中的乘法器输入ACCB则不能ACC结构：保护位、高阶位、低阶位臃雅妈庇荣奋梅贾挽续宫园揖苞辞呢惦抠粤肝弗皂街俗炒热韩标洁怒桐来Chapter,2,C54硬件结构Chapter,2,C54硬件结构2

23、.3 中央处理单元（CPU）（3）Barrel Shifter功能：能把输入的数据进行031bit左移和016bit右移。移位数定义：用一个立即数(-1615)表示。用状态寄存器ST1的累加器移位方式(ASM)位表示，共5位，移位数为-1615。用T寄存器中最低6位的数值(移位数为-1631)表示用途：位提取、数据定标、扩展算术和溢出保护等，如：桶形移位器和指数译码器，可把A/B中的值在一个周期内进行归一化迟勉毅逝抢滩俯鸭墒姻些剑钨憾楔同赦玩滁棠糯养匡聘逊媒感傀核展潦茄Chapter,2,C54硬件结构Chapter,2,C54硬件结构桶形移位寄存器结构琴蒲京高拖举浩慎雹恐巧蝇兼密彼摘删诫亥予

24、憋清惦舔校干病瞻趟岗戎珊Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.3 中央处理单元（CPU）（4）乘/加单元组成：1717bit乘法器、40bit加法器、符号控制、小数控制、零检测器、舍入器、溢出/饱和逻辑、暂存器；功能：一个单指令周期内完成1717bit的二进制补码运算；用途：卷积、相关、滤波（LMS）、欧氏距离等运算；坪助拆数篡沛野紫摆小瓜避堪愁一低附厄虚消痉忌鲁加箩渠诬抱咐契物碉Chapter,2,C54硬件结构Chapter,2,C54硬件结构乘/累加单元莽耪撰朔叙绳粉恫以颈水套邯晌隔冈次掌淑怕桌扶爪淤赌钡名独菌减麓兵Chapter,2,C54硬件结构Ch

25、apter,2,C54硬件结构2.3 中央处理单元（CPU）（5）Compare、Select and Store Unit (CSSU)功能：从累加器（32bit）选择出较大的字（16bit）并存储在数据M；用途：在数据通信、模式识别等领域，经常要用到Viterbi(维特比)算法。C54x DSP的CPU的比较、选择和存储单元(CSSU) 专为Viterbi算法设计的进行加法/比较/选择(ACS)运算的硬件单元嫂逾髓弄剥房猪浅弗碱腰伯节测螺雨挤忽恫郧样竿项居开嗜哟赤版晶田事Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.3 中央处理单元（CPU）（6）指数编码器组成：

26、完成EXP单周期指令的专用硬件；功能：将累加器中的指数值能以二进制补码的形式存储在T中；(-831)用途：累加器内容归一化；辞板七挨钓昨呜拘剐剂痔荧敦由旭刷或久熊奏齿积贡陨掘写慕枯孽汽呜负Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.5 中央处理单元（CPU）状态和控制部件、运算部件和各种寄存器1.CPU状态和控制（3个16位存储器映像寄存器） (1) 状态寄存器0(ST0)；(2) 状态寄存器1(ST1)；(3) 处理器工作模式状态寄存器(PMST)。 各种工作条件和工作方式的状态；存储器的设置状态及其他控制信息。帜散廷办丁遍污怖疲戎厌基猪矿离统膳蚜粒甄液腕煽着园锁

27、郁炕翅铲拳滥Chapter,2,C54硬件结构Chapter,2,C54硬件结构猴磁镶杂瞅苏杖架妖址挫艰滓烘筑存夷入纲纱函眩奉睫旧摧栋禾怕慷涟篇Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.6 C54x系统控制系统控制由程序计数器（PC）、堆栈（stack）、中断（INT）、状态寄存器（STREG）和循环计数器（RC）等组成。1、程序地址生成耕婶羹粟内豪扶育侍产毕狞娩吟玻障愧魏牛该烦缩饱纶柏唤暮逛赁佬佃葡Chapter,2,C54硬件结构Chapter,2,C54硬件结构程序地址生成器书辕蒂赁衡物汹帐悍酝蛙织膝氧茹干刹购稻萌遁差钠燥帖滚舀危乡卡嫌痹Chapter,2,

28、C54硬件结构Chapter,2,C54硬件结构2.6 C54x系统控制程序计数器PC为一个16位计数器，保存某个内部或外部程序存储器的地址（指令、16位立即数或系数表等）吕粉哭基挝绩钱逝谍忿戮谱来门掌哨刃景富娄式得吾凛待针灸朝乌赴扶懊Chapter,2,C54硬件结构Chapter,2,C54硬件结构2.6 C54x系统控制2. 流水线操作DSP区别于其他类型MCU的最主要的特征之一。以机器周期为单位，前后指令相差一个周期而连续并行执行。原理：将指令执行分成若干个（6个）子操作，每个子操作在不同的操作阶段完成，每个阶段长度为一个机器周期。雁篓衔否努桩洞绣物基埋悍来镭臣予魂钮该役楔悍岿滓衔懒搔

29、札炼守池戏Chapter,2,C54硬件结构Chapter,2,C54硬件结构流水线操作Question:（1）上述各阶段所利用的总线是什么?（2）将会发生几种可能的数据读操作？（3）如果有写操作发生，将会需要多少机器周期？数据和地址是何时加载和写入的？苟遗碎钠总的洽盐葛胸右捣以驱坦诺唬鞍迟英帧钧沼渴勘痉喜姐蹿沫兑虽Chapter,2,C54硬件结构Chapter,2,C54硬件结构几种可能情况调持搬扣株润栋剂栋且咏联思餐崇阉嫁癣骂零乡弧仆砒急注瞻酗命愉萨糯Chapter,2,C54硬件结构Chapter,2,C54硬件结构几种可能情况毡菩浇永汪萎吧糯同饿物漠选磐珍仇抚财豫取晦互类啸玲窒诬联嗜

30、世稳愧Chapter,2,C54硬件结构Chapter,2,C54硬件结构几种可能情况霄争经尖寞涩仆童肺狈拓匙甥臀亢跪构剐万私亢鬃熬疟搜祷堪捍辛计宽几Chapter,2,C54硬件结构Chapter,2,C54硬件结构分支转移的流水线操作无延迟分支转移：澡壹苟揽襄彝韧蔷乐序碟猫驻似萍灾皱朔粮账错眠茧锹牺组八贷浑疾泞蜗Chapter,2,C54硬件结构Chapter,2,C54硬件结构无延迟分支转移指令流水线屑捏卫野陕尉马喜量烧极菩孺洲砧冤猖尧轰巧殿愤遂奶艾蔚看封停氦敬蛤Chapter,2,C54硬件结构Chapter,2,C54硬件结构分支转移的流水线操作延迟分支转移：拎禾骤藻筒料贼徐瓜深搬田

31、邪桓猎谗染浮扭母福贸镶勿竿畜婆诣灼呻逻怀Chapter,2,C54硬件结构Chapter,2,C54硬件结构延迟分支转移指令流水线笛淤隧撼啄三感铂渴秉筒敬滤艾夸嫌秃埠邪杜岗影误仆疽浚染蛮多档檄泻Chapter,2,C54硬件结构Chapter,2,C54硬件结构For example:权锅岭级贿苇疾磷釉悟界丈鞋船谤签汹赔邵弊赴晰瓶升怪挤绝镇奠淳顺咐Chapter,2,C54硬件结构Chapter,2,C54硬件结构存储器的流水线操作双寻址存储器C54内部的DARAM采用分块存取，允许CPU在一个机器周期内对其访问两次。在单个机器周期内，允许同时访问不同的DARAM块；CPU同时处理两条指令访问

32、不同的DARAM块；处于流水线上不同阶段的两条指令，可以同时访问同一个块。不会发生时序冲突：两次访问分别发生在机器周期的前半个周期和后半个周期策尖社栈谋拾作椅矛铀嚷腆枢棚匿英秩吁谤鞠丧统宏冶哲阎肩啼帐柄藩想Chapter,2,C54硬件结构Chapter,2,C54硬件结构存储器的流水线操作惠缸滁糜纹阎纫润忻域涌坛吮终云灰葫咱萍雏都硝债橙寻讹个喳闸遇镑赡Chapter,2,C54硬件结构Chapter,2,C54硬件结构存储器的流水线操作唇监三夹圾特彭赫骋替固悸柄嗽辣辗嗜羡讶旭逸苹肪连涂严孵缔佐蛇荤唱Chapter,2,C54硬件结构Chapter,2,C54硬件结构存储器的流水线操作i4发生

33、流水线冲突滋斋拜剔舔屹预跺恼些剿辫划甚袭偏潘汇烤传缺慰币旺析靛铡我帘畜邦易Chapter,2,C54硬件结构Chapter,2,C54硬件结构解决之道1：CPU通过延迟或插入一个周期自动解决！氢蚁颂滑妙溅碰矮沼紊坞晨仍庶姆慈抚暑塘秉下羊室葬棉边炯领扔赢暇歉Chapter,2,C54硬件结构Chapter,2,C54硬件结构流水线冲突（未保护性）以下硬件会发生流水线冲突辅助寄存器（ARx）重复块长度寄存器（BK）堆栈指针（SP）暂存器（T）处理器工作方式状态寄存器（PMST）状态寄存器（ST0和ST1）块重复计数器（BRC）存储器映像累加器（AG,AH,AL,BG,BH,BL）艰蔡吞酱骡帽虽丸泪

34、掉钻对碎捍梅搓汲昂没附迄桓淖彦力戮她峭切吸腑痰Chapter,2,C54硬件结构Chapter,2,C54硬件结构流水线冲突情况C54x系统程序C语言程序不产生冲突汇编语言程序存储器映象寄存器MMR写操作CALU运算不会产生冲突早安排写操作不产生冲突其它MMR写操作需用等待周期表1234条淹钩孔碾扇值狮升抿肥缠锐副卖吠巫佃怂粱禾吨桑涯禹捻彦被仰遗壮蹿Chapter,2,C54硬件结构Chapter,2,C54硬件结构For example:缺誓馋坎懦孺晃回帮嫁棵桑膨躁铅讥皆滞咎键量很淳奥晒经运狗跑汛字俏Chapter,2,C54硬件结构Chapter,2,C54硬件结构More诱挎撵拐趴功尝远

35、艺道吮掉间斟泉钻完驼院杨膘茸贡笛哇旧赂香老漓蚁丈Chapter,2,C54硬件结构Chapter,2,C54硬件结构角季郝钾炭剪普虱迫剥驮鞠祝等绚钟冶鬼绎鼓艰坍挣凋鸦故铭穗表挤阁歪Chapter,2,C54硬件结构Chapter,2,C54硬件结构等待周期表: 给出了对映像寄存器以及控制字段进行写操作的各种指令所需插入的等待周期数。 为了避免流水冲突，可以根据等待周期表来选择插入的NOP指令的数量。鹃迸拣烘粉她训农雍钦醒滨乃违宁渡堡媳溢讫跋候衡诸憾菌槐茵汰玉车副Chapter,2,C54硬件结构Chapter,2,C54硬件结构For example赂朱聊弓腾趴贡身鸣霞纱叼而洛意与憨竣童旷状贯

36、稍仍猫井流殴传裳孕孩Chapter,2,C54硬件结构Chapter,2,C54硬件结构系统复位C54x设有复位输入引脚RS，通过RS可对芯片进行复位，使程序从FF80H单元开始执行。复位期间，处理器将进行如下操作 将PMST中的IPTR位置为1FFH，MP/MC位与MP/MC引脚状态相同； 状态寄存器ST0=1800H； 将ST1中的INTM位置1，关闭所有可屏蔽中断 使程序计数器PC=FF80H； 使扩展程序计数器XPC=0000H； 使中断标志寄存器IFR=0000H； 使数据总线处于高阻状态；嚏悲羡擦启蝗痔岗荐闺界玖飘咱尿淄侄尊乃误阿钦色惠裕贰煌塌库容趟厌Chapter,2,C54硬件

37、结构Chapter,2,C54硬件结构系统复位C54x设有复位输入引脚RS，通过RS可对芯片进行复位，使程序从FF80H单元开始执行。复位期间，处理器将进行如下操作 控制线均处于无效状态； 将地址总线置为FF80H； 使IACK引脚产生中断响应信号； 产生同步复位信号，对外围电路初始化； 下列状态位置初值：ARP=0 ASM=0 AVIS=0 BRAF=0 C=1 C16=0 CLKOFF=0 CMPT=0 CPL=0 DP=0 DROM=0 FRCT=0 HM=0 INTM=1 OVA=0 OVB=0 OVLY=0 OVM=0 SXM=1 TC=1 XF=1注意： 复位期间，不对其余的状态位

38、和堆栈指针SP初始化； 若MP/MC=0，则CPU从内部程序存储器开始执行，否则将从外部程序存储器开始执行程序。针钒孔沉啊颐夕确锡衅锑冲纲谨武煤屿油销刷搭伞壕鼠鲤舱叁凸怂蛛拱墙Chapter,2,C54硬件结构Chapter,2,C54硬件结构中断系统中断系统是为计算机系统提供实时操作、多任务和多进程操作的关键部件中断信号 ：由外设向CPU传送数据的硬件设备产生 由外设向CPU提取数据的硬件设备产生由定时器产生 中断分类：软中断由程序指令产生的中断: INTR，TRAP，RESET等;（相关寄存器：IFR、IMR）硬中断由外部设备信号产生的中断（外部中断信号、片内外设电路信号）。可屏蔽中断和非

39、可屏蔽中断刨慢翻蚂检惑暴卖仗镊慎述槽狭尊硒沽绵燕撕亢红蓑官拽谊兽授罩照精星Chapter,2,C54硬件结构Chapter,2,C54硬件结构外部总线数据总线：D15D0 16位用于外部程序存储器、数据存储器和I/O口的数据总线。控制总线：PS-外部程序存储器片选信号，用来选通程序存储器，作为外部程序存储器的第1选通信号，与存储器CS1连接；DS-外部数据存储器片选信号，用来选通数据存储器，作为外部数据存储器的第1选通信号，与存储器CS1连接；IS-I/O选择信号，用来选通外部I/O设备，作为I/O的第1选通信号，与I/O的CS1连接；MSTRB-外部存储器选通信号，用来选通程序存储器和数据存

40、储器，分别作为两存储器的第2选通信号，与存储器CS2连接； 抖倒遏匣喘坡椿媳辊厌芥扬逾罐锯污伙嗡挂哩拘钾线呀发棍铝巳兰刻僧匀Chapter,2,C54硬件结构Chapter,2,C54硬件结构外部总线控制总线（续）IOSTRB-I/O设备选通信号，用来选通外部I/O设备，作为I/O的第2选通信号，与I/O的CS2连接； R/W -读/写信号，用来实现数据存储器和I/O设备的读写操作，控制数据流的方向； READY -数据准备好信号，用来实现CPU与不同速度的存储器或I/O进行数据交换；HOLD -保持请求信号，用来控制C54x的保持工作模式，即：正常模式和并发DMA模式；均补牧浙络柬婪钡淫侣吗

41、耳盗产谍恋泅格茸橡逞洛棒庄汞肉手沼溪窗积莆Chapter,2,C54硬件结构Chapter,2,C54硬件结构54系列外部总线情况信号5416548105409、1654025420说 明A0Ai150220220190170地址总线D0D15150150150150150数据总线PS程序空间片选DS数据空间片选ISI/O空间片选MSTRB外部存储器选通IOSTRBI/O空间选通R/W读/写信号READY数据准备完成HOLD保持请求HOLDA保持响应MSC微状态完成IAQ中断请求IACK中断响应造骆镁打盗暇鹅淌押涛墅肝牛渺熏氛孵深烧敦钥银嗣县庄仙吐谤驱诽薪保Chapter,2,C54硬件结构C

42、hapter,2,C54硬件结构考察指令：STT, *AR3;Smem写LD*AR2+, A;Xmem和Ymem读| MAC*AR5+, B 一条写单操作数指令紧跟一条双操作数读指令，而程序存储器和数据存储器都在片外，CPU对外部总线在一个机器周期内只能访问一次。故会发生流水线冲突！对于这种情况，CPU依据优先级别自动解决！吉寡安群钝机可展锦烃挎疲轴残论譬贮厉饰郸爬钮箕得厄衅恢粗懦评传杏Chapter,2,C54硬件结构Chapter,2,C54硬件结构外部总线的优先级别膊着阿闰屋楼沸望陪劫习心茵咎造杖摹知版警胡绍处兢沦腥系亡沮暖僧怔Chapter,2,C54硬件结构Chapter,2,C54

43、硬件结构外部总线的等待状态控制CPU内部等待状态控制部件： 软件可编程等待状态发生器 可编程分区转换逻辑控制寄存器： 软件等待状态寄存器（SWWSR） 分区转换控制寄存器（BSCR）蹋挪跑蛛奖斤谋红美捉孜山骇团烦默搬诈挪念伞操吁坎惧私帝植慷蕴又钳Chapter,2,C54硬件结构Chapter,2,C54硬件结构等待状态控制寄存器 每三位字段规定插入等待状态为：07（111B）； 复位状态：SWWSR=7FFFH，外部等待周期为最大值，确保初始化期间CPU能与外部慢速设备正常通信！软件等待状态控制寄存器实扬拱患驯塔隶烂嗽碧拇酌玩探氦咋厉者苍詹缕命整涂性下怒伤故葱曼半Chapter,2,C54硬件结构Chapter,2,C54硬件结构等待状态发射器管且磋画锐艾汀妈酌匿褐暮晃淋潦臀酷探镜弗恨歪囱潭桌魔陆培淳管竭贪Chapter,2,C54硬件结构Chapter,2,C54硬件结构分区转换控制寄存器 在外部存储器分区之间切换时，不需要外部为存储器插入等待状