微机原理课件第二章

1、1第二章第二章 8086CPU结构结构主要掌握内容主要掌握内容1、8086CPU的内部结构；的内部结构；2、8086最大工作模式与最小工作模式下三总线的产生；最大工作模式与最小工作模式下三总线的产生；3、8086CPU存储器管理方法；存储器管理方法；4、8086CPU系统配置及时序周期系统配置及时序周期2概述概述 程序计数器程序计数器 PC指令寄存器指令寄存器 IR处理器状态字处理器状态字PSW堆栈指示器堆栈指示器 SP指令译码器指令译码器 IDI/O控制逻辑控制逻辑工作寄存器工作寄存器地址寄存器地址寄存器数据寄存器数据寄存器 ALU 控制器控制器1.1.CPUCPU的基本结构与工作机理的基本

2、结构与工作机理342. 2. CPUCPU的主要性能指标的主要性能指标u 数据宽度数据宽度( (字长字长) ) ：CPUCPU的字长是指的字长是指CPUCPU一次所能处理的二进制数的位数，一次所能处理的二进制数的位数，是表示运算器性能的主要技术指标，一般它等于是表示运算器性能的主要技术指标，一般它等于CPUCPU数据总线的宽度。数据总线的宽度。 如：如：80888088CPU, 8086/80286CPU, 80386/486CPU, Pentium CPUCPU, 8086/80286CPU, 80386/486CPU, Pentium CPU等。等。u寻址能力寻址能力( (或寻址范围或寻址

3、范围) ) ：寻址能力往往是指：寻址能力往往是指CPUCPU能直接存取数据的内存能直接存取数据的内存地址的范围，这是由地址的范围，这是由CPUCPU的地址总线引脚的数目来决定的。通常用的地址总线引脚的数目来决定的。通常用K(K(千千) )或或M(M(兆兆) )来表示来表示(1(1K=1024K=1024个地址；个地址；1 1M=1024KM=1024K；1G=1024M1G=1024M等等) )。 如：如： 8088 8088CPU, 8086/80286CPU, 80386/486CPU, Pentium CPUCPU, 8086/80286CPU, 80386/486CPU, Pentiu

4、m CPU等。等。 2 22020 = 1 = 1M M，而而 80286 80286 CPUCPU的地址线有的地址线有2424根，则其寻址能力为根，则其寻址能力为 2 22424=16=16M M，而而 386/486/586 386/486/586CPUCPU的地址线为的地址线为3232根，故可直接寻址的物理地址达根，故可直接寻址的物理地址达 2 23232 = = 4 4G G。u 运算速度运算速度 ：CPUCPU的运算速度通常用每秒执行基本指令的条数来表示，常的运算速度通常用每秒执行基本指令的条数来表示，常用的单位是用的单位是MIPS(Million Instruction Per S

5、econd)MIPS(Million Instruction Per Second)，即每秒执行的百即每秒执行的百万条指令数，是万条指令数，是CPUCPU执行速度的一种表示方式。执行速度的一种表示方式。 对于某一特定的对于某一特定的CPUCPU，其其MIPSMIPS值并非定值，得出的数据会因值并非定值，得出的数据会因CPUCPU正在正在执行的软件的不同而不同执行的软件的不同而不同 。54.4.CPUCPU的三总线的三总线 微处理器是大规模集成电路的微处理器是大规模集成电路的CPU，就其外部管脚而言，从就其外部管脚而言，从8086的的40脚到脚到80286的的68脚，再到脚，再到PII的的242

6、脚，管脚的逐步增加，也说明了集成度的增大。脚，管脚的逐步增加，也说明了集成度的增大。但无论什么型号的但无论什么型号的CPU，其外部管脚信号线按功能可分为四类：地址总线、其外部管脚信号线按功能可分为四类：地址总线、数据总线、控制信号总线、电源线。其中地址总线数据总线、控制信号总线、电源线。其中地址总线(AB)、数据总线数据总线(DB)、控控制总线制总线(CB)统称为统称为CPU三总线。三总线。 地址总线是从地址总线是从CPU发送出去，用来传递地址信息。地址总线的位数决定了发送出去，用来传递地址信息。地址总线的位数决定了CPU可以直接寻址的内部存储器地址空间的大小，它是单向的。可以直接寻址的内部存

7、储器地址空间的大小，它是单向的。 数据总线的位数是微处理器的一个重要指标，数据总线的位数越大，就意数据总线的位数是微处理器的一个重要指标，数据总线的位数越大，就意味着味着CPU在单位时间内一次传递的数据就越多，数据处理速度就快。在单位时间内一次传递的数据就越多，数据处理速度就快。 控制总线是用来传递控制信号的，一部分是控制总线是用来传递控制信号的，一部分是CPU向外发送给存储器、向外发送给存储器、I/O接口电路的控制信号，如读、写命令信号，中断响应信号、地址锁存信号等接口电路的控制信号，如读、写命令信号，中断响应信号、地址锁存信号等；另一部分是外部接口电路给；另一部分是外部接口电路给CPU传来

8、的控制信号，如外设准备就绪信号、传来的控制信号，如外设准备就绪信号、中断请求信号等。中断请求信号等。 三总线的逻辑关系一般是：三总线的逻辑关系一般是：CPU在工作过程中，先有地址信号，然后在控在工作过程中，先有地址信号，然后在控制信号的作用下，通过数据总线传递数据，三者是并行的。制信号的作用下，通过数据总线传递数据，三者是并行的。 8088读演示62-12-18086/8088 8086/8088 CPUCPU结构结构Intel 8086Intel 8086是标准的是标准的1616位微处理器，位微处理器，Intel 8088Intel 8088是是准准1616位位微处理器微处理器。它们在内部结

9、构上都是按。它们在内部结构上都是按1616位设计的，但位设计的，但Intel Intel 80888088在外部引脚上和当时的在外部引脚上和当时的8 8位微处理器位微处理器Intel8080/8085Intel8080/8085相兼相兼容容(8(8根数据线根数据线) )。Intel 8086Intel 8086 双列直插封装，双列直插封装，4040引脚，单一正引脚，单一正5 5V V供电。具供电。具有有1616位位的数据总线，的数据总线，2020位位的地址总线，可以管理的地址总线，可以管理1 1MBMB的存储器的存储器空间和空间和6464K K的端口地址。的端口地址。7内部暂存器内部暂存器 I

10、P ES SS DS CS输入输入/输出输出控制电路控制电路外部总线外部总线执行部分执行部分控制电路控制电路1 2 3 4 5 6ALU标志寄存器标志寄存器 AH AL BH BLCH CL DH DL SP BP SI DI通用通用寄存寄存器器地址地址加法加法器器指令队列缓冲器指令队列缓冲器执行部件执行部件 （EU)总线接口部件总线接口部件 （BIU)16位位20位位16位位8位位一、一、8086/80888086/8088内部结构内部结构8086/8088的总线接的总线接口部件（口部件（BIU）和执和执行部件（行部件（EU）在操在操作过程中是可以并行作过程中是可以并行进行的进行的.总线接口

11、部件（总线接口部件（BIU）完成取指令，读操完成取指令，读操作数和送结果。即所作数和送结果。即所有需要访问外部总线有需要访问外部总线的操作。的操作。执行部件（执行部件（EU）从从BIU的指令队列中取的指令队列中取出指令，并且执行指出指令，并且执行指令，不必访问存储器令，不必访问存储器和和I/O端口端口。若需要访问存储器或若需要访问存储器或I/O端口，由端口，由EU发出发出访问需要的地址（偏访问需要的地址（偏移地址），在移地址），在BIU中中形成物理地址，然后形成物理地址，然后访问，取得操作数送访问，取得操作数送EU。8EUBIU91. 1. 总线接口部件（总线接口部件（BIUBIUBus In

12、terface UnitBus Interface Unit）u4 4个个1616位的段地址寄存器位的段地址寄存器uCSCS 代码段寄存器代码段寄存器uDSDS数据段寄存器数据段寄存器uSSSS堆栈段寄存器堆栈段寄存器uESES扩展段寄存器扩展段寄存器u1616位的指令指针寄存器位的指令指针寄存器 IPIP：存放下一条要执行指令的偏移地址。存放下一条要执行指令的偏移地址。u2020位的地址加法器位的地址加法器u段地址寄存器的内容左移段地址寄存器的内容左移4 4位位 + + 偏移量偏移量2020位的实际物理地址位的实际物理地址u段地址段地址* *16 + 16 + 偏移量偏移量2020位的实际物

13、理地址位的实际物理地址u6 6个字节的指令队列缓冲器个字节的指令队列缓冲器u提高提高CPUCPU的效率的效率u总线控制逻辑电路总线控制逻辑电路例：例：C CS S的内容是的内容是8989ABABH H，IPIP的内容是的内容是02010201H H，则生成的地则生成的地址是址是8989AB0H+0201H=89CB1HAB0H+0201H=89CB1H BIU BIU负责执行所有的负责执行所有的80868086外部总线周期，提供系外部总线周期，提供系统总线控制信号。统总线控制信号。 10总线接口部件的工作过程总线接口部件的工作过程BIU：由先进先出的队列寄存器组成。当指令队列中有由先进先出的队

14、列寄存器组成。当指令队列中有2个获个获2个以上的字节个以上的字节 空余时，空余时，BIU自动取指令到指令队列。当自动取指令到指令队列。当EU没有访问存储器或没有访问存储器或I/O端口端口 的请求，同时指令队列也不空时，的请求，同时指令队列也不空时，BIU处于空闲状态。处于空闲状态。取指令：取指令：由由CS和和IP通过地址加法器形成通过地址加法器形成20位的物理地址送总线，总线控位的物理地址送总线，总线控 制逻辑发出存储器读信号（制逻辑发出存储器读信号（RD），），从存储器读出指令送指令队列。从存储器读出指令送指令队列。EU：从队列中取出指令，译码后产生控制信号，实现指令的功能。若需从队列中取出

15、指令，译码后产生控制信号，实现指令的功能。若需 要访问存储器，则由所选的段寄存器和偏移寄存器形成物理地址。要访问存储器，则由所选的段寄存器和偏移寄存器形成物理地址。IP：由由BIU自动修改，执行下一条指令在代码段（自动修改，执行下一条指令在代码段（CS）中的偏移地址。中的偏移地址。 转移指令则通过指令修改转移指令则通过指令修改IP，同时由同时由BIU清除指令队列中的预取内容。清除指令队列中的预取内容。11执行部件（执行部件（EUEUExecution UnitExecution Unit）u1616位的算术逻辑单元位的算术逻辑单元ALUALUo完成算术完成算术/ /逻辑运算和指令要求寻址的单元

16、地址的位移量逻辑运算和指令要求寻址的单元地址的位移量u4 4个个1616位的通用寄存器位的通用寄存器oAX AX 累加器累加器oBX BX 基址寄存器基址寄存器oCX CX 计数器计数器oDX DX 数据寄存器数据寄存器u4 4个个1616位的专用寄存器位的专用寄存器oSP SP 堆栈指针寄存器堆栈指针寄存器oBP BP 基址指针寄存器基址指针寄存器oSI SI 源变址寄存器源变址寄存器oDI DI 目的变址寄存器目的变址寄存器uEUEU控制单元控制单元o即即CPUCPU中的控制器，主要由译码和时序电路组成，其功能是对指令操中的控制器，主要由译码和时序电路组成，其功能是对指令操作码译码，产生各

17、种微操作信号。作码译码，产生各种微操作信号。u1616位的标志寄存器位的标志寄存器o其中包括其中包括6 6位状态标志、位状态标志、3 3位控制标志，还有位控制标志，还有7 7位没有使用。位没有使用。AHBHCHDHDLALBLCLSPBPSIDIAX,BX,CX,DX，它们又可以分成8个8位的寄存器使用：AH,AL,BH,BL,CH,CL,DH,DL12执行部件的工作过程执行部件的工作过程ALU：完成各种算术逻辑运算，并影响完成各种算术逻辑运算，并影响PSW的内容的内容EU控制器：控制器：从指令队列取指令，译码，根据指令要求发出控制信号从指令队列取指令，译码，根据指令要求发出控制信号13EUE

18、U和和BIUBIU空闲状态空闲状态 当指令队列已满，而且执行部件对总线接口部件又没有总线访问请求时当指令队列已满，而且执行部件对总线接口部件又没有总线访问请求时，总线接口部件（，总线接口部件（BIU)BIU)便进入空闲状态。便进入空闲状态。 在执行转移指令、调用指令和返回指令时，下一条要执行的指令就不是在执行转移指令、调用指令和返回指令时，下一条要执行的指令就不是在程序中紧接着排列的那条指令了，而总线接口部件往指令队列装入指令时在程序中紧接着排列的那条指令了，而总线接口部件往指令队列装入指令时，总是按顺序进行的，这样，指令队列中已经装入的指令就没有用了。遇到，总是按顺序进行的，这样，指令队列中

19、已经装入的指令就没有用了。遇到这种情况指令队列中的原有内容被自动清除，总线接口部件会接着往指令队这种情况指令队列中的原有内容被自动清除，总线接口部件会接着往指令队列中装入由转移指令、调用指令或返回指令指定的指令，这个时候，列中装入由转移指令、调用指令或返回指令指定的指令，这个时候，EUEU则处则处于空闲状态。于空闲状态。 8086 8086内部两个功能部件有存在空闲状态的可能，内部两个功能部件有存在空闲状态的可能，CPUCPU的利用率没有达到最佳。如何使的利用率没有达到最佳。如何使CPUCPU内部的功能部件处于内部的功能部件处于“零等待零等待”状态，是状态，是CPUCPU设计追寻的目标之一。设

20、计追寻的目标之一。 ( (流水线流水线）14二、寄存器结构二、寄存器结构 15 87 0AXAHAL累加器累加器BXBHBL基址寄存器基址寄存器CXCHCL计数寄存器计数寄存器DXDHDL数据寄存器数据寄存器通用寄存器组通用寄存器组15 0SP堆栈指针寄存器堆栈指针寄存器BP基址指针寄存器基址指针寄存器SI源变址寄存器源变址寄存器DI目的变址寄存器目的变址寄存器指针和变址寄指针和变址寄存器存器15 0CS代码段寄存器代码段寄存器DS数据段寄存器数据段寄存器SS堆栈段寄存器堆栈段寄存器ES附加段寄存器附加段寄存器段寄存器段寄存器15 0IP指令指针寄存器指令指针寄存器PSW标志寄存器标志寄存器指

21、令指针和标指令指针和标志寄存器志寄存器图图2-2 8086CPU寄存器组寄存器组通用寄存器组的特殊用途通用寄存器组的特殊用途指针和变址寄存器的用途指针和变址寄存器的用途段寄存器的用途段寄存器的用途例：代码段寄存器例：代码段寄存器CS存放当前代码段基地址，存放当前代码段基地址，IP指针指针寄存器存放了下一条要执行的指令的段内偏移地址，其寄存器存放了下一条要执行的指令的段内偏移地址，其中中CS=2000H，IP=003AH。通过组合形成通过组合形成20位存储器位存储器的地址为：的地址为：2003AH为什么要分段？段的划分？段基址？偏移地址？为什么要分段？段的划分？段基址？偏移地址？20物物理地址的

22、形成？理地址的形成？指令指针寄存器（指令指针寄存器（IP）：）：指向下一条要执行的指令在现指向下一条要执行的指令在现行代码段中的偏移地址。行代码段中的偏移地址。15标志寄存器（标志寄存器（PSWPSW）1511109876543210OFDFIFTFSFZFAFPFCFCF（Carry Flag）: 进位标志进位标志位。本次运算最高位有进位或位。本次运算最高位有进位或借位时，借位时，CF=1。相关指令有相关指令有STC（使使CF=1）, CLC （使使CF=0）, CMC （使使CF取反）取反）PF（Parity Flag）: 奇偶效验奇偶效验标志位。本次运算结果低标志位。本次运算结果低8位中

23、位中有偶数歌有偶数歌“1”时，时，PF=1；有有奇数歌奇数歌“1”时，时，PF=0。AF（Auxiliary Carry Flag）: 辅助进位标志位。本次运算结辅助进位标志位。本次运算结果低果低4位向高位向高4位有进位或借位位有进位或借位时，时，AF=1。AF一般用在一般用在BCD码运算中，判断是否需要十进码运算中，判断是否需要十进制调整。制调整。ZF（Zero Flag）: 全零标志位全零标志位。本次运算结果为。本次运算结果为0时，时，ZF=1，否则否则ZF=0。SF（Sign Flag）: 符号标志位符号标志位。本次运算结果的最高位为。本次运算结果的最高位为1时时，SF=1，否则否则SF

24、=0。反映了本。反映了本次运算结果是正还是负。次运算结果是正还是负。OF（Overflow Flag）: 溢出标志溢出标志位。本次运算结果产生溢出时，位。本次运算结果产生溢出时，OF=1，否则否则OF=0。对带符号数。对带符号数，字节运算结果的范围为，字节运算结果的范围为-128+127，字运算结果的范围为，字运算结果的范围为-32768+32767 。判断溢出的方。判断溢出的方法有两种。法有两种。例：将例：将5394H与与-777FH两数相加，并说明其标志两数相加，并说明其标志位状态：位状态： 0101 0011 1001 0100 + 1000 1000 1000 0001 1101 11

25、00 0001 0101运算结果为：运算结果为：-23EBH，各标志位的值为：各标志位的值为：CF=0、PF=0、AF=0、ZF=0、SF=1、OF=0。TF（Trap Flag）:单步标志位。单步标志位。调试程序时，可设单步工作方式调试程序时，可设单步工作方式，TF=1时，时，CPU每执行完一条指每执行完一条指令，就自动产生一次内部中断，令，就自动产生一次内部中断，使用户能逐条跟踪程序进行调试使用户能逐条跟踪程序进行调试。IF（Interrupt Flag）:中断标志位。中断标志位。IF=1时，允许时，允许CPU响应可屏蔽中断响应可屏蔽中断，IF=0时，即使外部设备有中断请时，即使外部设备有

26、中断请求，求，CPU也不响应。相关指令有：也不响应。相关指令有：STI（IF=1）, CLI （IF=0） 。DF（Direction Flag）:方向标志位方向标志位。控制串操作指令中地址指针变化。控制串操作指令中地址指针变化方向。方向。DF=0，地址指针自动增量地址指针自动增量 ；DF=1，地址指针自动减量。相关指地址指针自动减量。相关指令有令有STD（DF=1），），CLD（DF=0）。162-22-280868086CPUCPU的引脚及外部基本结构的引脚及外部基本结构80868086微处理器是微处理器是4040pin pin 双列双列直插式封装，直插式封装，2020根地址线根地址线/1

27、6/16根根数据线数据线分时复用分时复用，通过锁存器和，通过锁存器和缓冲器（三态门）把微处理器的缓冲器（三态门）把微处理器的复用引脚分别连在系统的地址总复用引脚分别连在系统的地址总线和数据总线上。一般的使用方线和数据总线上。一般的使用方法是：首先在复用引脚上传送地法是：首先在复用引脚上传送地址信号并保存在锁存器中；然后址信号并保存在锁存器中；然后在复用引脚传送数据信号并用缓在复用引脚传送数据信号并用缓冲器增强带载能力。冲器增强带载能力。80868086微处理器设计了微处理器设计了两种工两种工作方式作方式，可以通过，可以通过MN/MXMN/MX引脚选引脚选择是处于单一处理器的择是处于单一处理器的

28、最小工作最小工作模式模式( (MN)MN)还是处于多处理器的还是处于多处理器的最最大工作模式大工作模式( (MX)MX)。同样是同样是4040根引根引脚，但是在不同工作模式时，部脚，但是在不同工作模式时，部分引脚的定义又有所不同。分引脚的定义又有所不同。172. 2. A A1616-A-A19 19 /S/S3 3-S-S6 6( (38,37,36,35 38,37,36,35 Address Status)Address Status) 地址地址/ /状态分时复用引脚，输出，三态状态分时复用引脚，输出，三态 在在T T1 1状态做地址总线用一起构成状态做地址总线用一起构成2020位物理地

29、址，可访问存储器位物理地址，可访问存储器1 1MBMB。当当CPUCPU访问访问I/OI/O端口时，端口时，A A1616-A-A1919为为“0 0”。在。在T T2 2T T4 4状态做状态线使用，状态做状态线使用，S S3 3-S-S6 6输出输出状态信息，状态信息，S S6 6保持保持“0 0”，表明，表明80868086当前连在总线上。当前连在总线上。S S5 5取中断允许标志的取中断允许标志的状态，若当前允许可屏蔽中断请求，则状态，若当前允许可屏蔽中断请求，则S S5 5置置1 1，否则，否则S S5 5置置0 0。 S S3 3 、S S4 4用来指用来指示当前正在使用哪一个段寄

30、存器，其编码如表示当前正在使用哪一个段寄存器，其编码如表2-32-3所示。当系统总线处于所示。当系统总线处于“保持响应保持响应”周期，这些引脚被置成高阻态。周期，这些引脚被置成高阻态。一、一、8086/80888086/8088CPUCPU在最小模式中引脚定义在最小模式中引脚定义1. 1. ADAD0 0-AD-AD1515( (2 216,39 16,39 Address Data Bus)Address Data Bus) 1616条地址条地址/ /数据总线，三态，双向，分时复用。数据总线，三态，双向，分时复用。 传送地址时单向输出，传送数据时双向输入传送地址时单向输出，传送数据时双向输入

31、/ /输出。在总线周期输出。在总线周期T T1 1状态，状态，CPUCPU在这些引脚上输出存储器或在这些引脚上输出存储器或I/OI/O端口的地址，在端口的地址，在T T2 2T T4 4状态用来传送数据。状态用来传送数据。在中断响应及系统总线在中断响应及系统总线“保持响应保持响应”周期，周期，ADAD1515ADAD0 0被置成高阻态。被置成高阻态。表表2-3 S S3 3 S S4 4状态编码含义状态编码含义S S3 3 S S4 4当前正在使用的段寄存器当前正在使用的段寄存器0 0ES0 1SS1 0CS，或不需要使用段寄存器（或不需要使用段寄存器（I/O，INT）1 1DS183. 3.

32、 BHE/SBHE/S7 7( (34 34 Bus High Enable/Status)Bus High Enable/Status) 高高8 8位数据总线允许位数据总线允许/ /状态复用引脚，输出，三态，状态复用引脚，输出，三态，BHEBHE低电平有效低电平有效 在存储器读在存储器读/ /写，写，I/OI/O端口读端口读/ /写及中断响应时，用写及中断响应时，用BHEBHE作高作高8 8位数据位数据D D1515-D-D8 8选通信号，即选通信号，即1616位数据传送时，在位数据传送时，在T T1 1状态，用状态，用BHEBHE指出高指出高8 8位数据总线上的数据位数据总线上的数据有效，

33、用有效，用ADAD0 0地址向指出低地址向指出低8 8位数据线上数据有效。位数据线上数据有效。 在在T T2 2T T4 4状态状态S S7 7输出状态信息（在输出状态信息（在80868086芯片设计中，芯片设计中，S S7 7未赋予实际意义）。未赋予实际意义）。在系统总线在系统总线“保持响应保持响应”周期，周期，ADAD1515ADAD0 0被置成高阻态。被置成高阻态。4. 4. MN/MXMN/MX（3333 Minimum/MaximumMinimum/Maximum） 最小最小/ /最大工作模式选择引脚，输入。最大工作模式选择引脚，输入。 接高电平表示接高电平表示CPUCPU工作在最小

34、模式，工作在最小模式，CPUCPU组成一个单处理器系统，由组成一个单处理器系统，由CPUCPU提提供所有总线控制信号。接低电平表示供所有总线控制信号。接低电平表示CPUCPU工作在最大模式，工作在最大模式，CPUCPU的的S S2 2-S-S0 0提供给提供给总线控制器总线控制器82888288，由，由82888288产生总线控制信号，以支持构成多处理器系统。产生总线控制信号，以支持构成多处理器系统。5. 5. RDRD（32 32 ReadRead） 读选通信号，三态，输出，低电平有效。读选通信号，三态，输出，低电平有效。 允许允许CPUCPU读存储器和读存储器和I/OI/O端口（数据从存储

35、器到端口（数据从存储器到CPUCPU）。）。由由M/IOM/IO信号区分读信号区分读存储器或者存储器或者I/OI/O端口，在读总线周期的端口，在读总线周期的T T2 2、T T3 3、T TW W状态状态RDRD为低电平。在系统为低电平。在系统总线总线“保持响应保持响应”周期，被置成高阻态。周期，被置成高阻态。196. 6. WRWR（29 29 WriteWrite） 写选通信号，三态，输出，低电平有效。写选通信号，三态，输出，低电平有效。 允许允许CPUCPU写存储器和写存储器和I/OI/O端口（数据从存储器到端口（数据从存储器到CPUCPU）。）。由由M/IOM/IO信号区分读信号区分读

36、存储器或者存储器或者I/OI/O端口，在读总线周期的端口，在读总线周期的T T2 2、T T3 3、T TW W状态状态RDRD为低电平。在系统为低电平。在系统总线总线“保持响应保持响应”周期，被置成高阻态。周期，被置成高阻态。7. 7. M/IOM/IO（28 28 MemoryMemory/ /Input and OutputInput and Output） 存储器存储器/ /输入输出控制信号，输出，三态。输入输出控制信号，输出，三态。 高电平时表示高电平时表示CPUCPU和存储器之间进行数据传输；低电平时表示和存储器之间进行数据传输；低电平时表示CPUCPU和和I/OI/O设设备之间进

37、行数据传输；备之间进行数据传输； DMADMA方式时高阻态。方式时高阻态。8. 8. ALE(Address Latch Enable) ALE(Address Latch Enable) 地址锁存允许信号，输出，高电平有效。地址锁存允许信号，输出，高电平有效。 作为地址的锁存器的选通信号，在作为地址的锁存器的选通信号，在T1T1期间，期间，ALEALE有效，表示地址有效，表示地址/ /数据总数据总线上传送的是地址信息，将它锁存到地址锁存器中。这是由于地址线上传送的是地址信息，将它锁存到地址锁存器中。这是由于地址/ /数据总线数据总线分时复用所需要的，分时复用所需要的，ALEALE信号不能浮空

38、。信号不能浮空。209. 9. DENDEN（Data EnableData Enable） 数据允许信号，输出，三态，低电平有效。数据允许信号，输出，三态，低电平有效。 为为8286/82878286/8287数据总线收发器提供一个控制信号，表示数据总线收发器提供一个控制信号，表示CPUCPU当前准备发送当前准备发送或接收一个数据。或接收一个数据。 DMADMA方式时高阻态。方式时高阻态。10. 10. DT/RDT/R（Data Transmit/ReceiveData Transmit/Receive） 数据收数据收/ /发控制信号，输出，三态。发控制信号，输出，三态。 用于控制双向驱动

39、器用于控制双向驱动器8286/82878286/8287的数据传送方向。高电平时数据发送，完的数据传送方向。高电平时数据发送，完成写操作；低电平时数据接收，完成读操作；成写操作；低电平时数据接收，完成读操作；DMADMA方式时高阻态方式时高阻态11. 11. READYREADY（Ready)Ready) 输入，高电平有效，准备就绪引脚。输入，高电平有效，准备就绪引脚。 由存储器或由存储器或I/OI/O端口发来的响应信号，表示数据已经准备好，可以进行数端口发来的响应信号，表示数据已经准备好，可以进行数据传送。据传送。CPUCPU在每个总线周期的在每个总线周期的T T3 3状态检测状态检测REA

40、DYREADY信号线，如果为低电平，信号线，如果为低电平，CPUCPU插入一个或几个插入一个或几个T TW W等待状态，直到等待状态，直到READYREADY信号有效后，才进入信号有效后，才进入T T4 4状态，完成数状态，完成数据传送过程。当进行总线操作时，该引脚有效才可以完成数据传送操作，否据传送过程。当进行总线操作时，该引脚有效才可以完成数据传送操作，否则会一直等待该引脚为有效状态。则会一直等待该引脚为有效状态。2112. 12. RESET(Reset) RESET(Reset) 输入，高电平有效，复位信号输入，高电平有效，复位信号 使微处理器停止现行操作，并进行初始化：使微处理器停止

41、现行操作，并进行初始化：CSCS置为置为0 0FFFFHFFFFH，其余寄存器其余寄存器清零、指令队列清空。清零、指令队列清空。RESETRESET至少保持至少保持4 4个时钟周期以上的高电平，当它变为个时钟周期以上的高电平，当它变为低电平时，低电平时，CPUCPU执行重新启动过程，执行重新启动过程，8086/80888086/8088将从地址将从地址FFFFOHFFFFOH开始执行指令。开始执行指令。通常在通常在FFFF0HFFFF0H单元开始的几个单元房一条无条件转移指令，将入口转到引导单元开始的几个单元房一条无条件转移指令，将入口转到引导和装配程序中，实现对系统的初始化，引导监控程序或操

42、作系统程序。和装配程序中，实现对系统的初始化，引导监控程序或操作系统程序。2213. 13. INTRINTR（Interrupt RequestInterrupt Request） 输入，高电平有效，可屏蔽中断请求引脚输入，高电平有效，可屏蔽中断请求引脚 外设接口向外设接口向CPUCPU发出中断请求时，发出中断请求时，INTRINTR信号变成高电平。信号变成高电平。CPUCPU每条指令周每条指令周期的最后一个时钟周期检测此信号，一旦检测到此信号有效，并且中断允许期的最后一个时钟周期检测此信号，一旦检测到此信号有效，并且中断允许标志位标志位IF=1IF=1时，时，CPUCPU在当前指令执行完后

43、，转入中断响应周期，读取外设接口在当前指令执行完后，转入中断响应周期，读取外设接口的中断类型码，然后在存储器的中断向量表中找到中断服务程序的入口地址，的中断类型码，然后在存储器的中断向量表中找到中断服务程序的入口地址，转去执行中断服务程序。相关命令转去执行中断服务程序。相关命令STISTI。14. 14. INTAINTA（Interrupt Acknowledge)Interrupt Acknowledge) 中断响应信号，输出，低电平有效中断响应信号，输出，低电平有效. . 是是CPUCPU对对外设的中断请求信号外设的中断请求信号INTRINTR的响应信号。在中断响应总线周期的响应信号。在

44、中断响应总线周期T T2 2、T T3 3、T TW W状态，状态，CPUCPU发出两个发出两个INTAINTA负脉冲，第一个负脉冲通知外设接口已响应它负脉冲，第一个负脉冲通知外设接口已响应它的中断请求，外设接口收到第二个负脉冲信号后，通过数据总线发送中断类的中断请求，外设接口收到第二个负脉冲信号后，通过数据总线发送中断类型号给型号给CPUCPU。2315. 15. NMI(Non- Maskable Interrupt Request)NMI(Non- Maskable Interrupt Request) 输入，上升沿有效，不可屏蔽中断请求引脚输入，上升沿有效，不可屏蔽中断请求引脚 此类中

45、断请求信号不受中断允许标志为此类中断请求信号不受中断允许标志为IFIF的影响，也不能用软件进行屏的影响，也不能用软件进行屏蔽。蔽。NMINMI引脚一旦收到一个上升沿触发信号，在当前指令执行完后，自动引起引脚一旦收到一个上升沿触发信号，在当前指令执行完后，自动引起类型类型2 2中断，转入中断处理程序。例掉电、中断，转入中断处理程序。例掉电、RAMRAM自检出错等。自检出错等。16. 16. TESTTEST（TestTest） 输入，低电平有效，测试引脚。输入，低电平有效，测试引脚。 该信号是和该信号是和WAITWAIT指令结合起来使用的。当它有效时，可以使微处理器退指令结合起来使用的。当它有效

46、时，可以使微处理器退出出WAITWAIT指令的执行。在指令的执行。在CPUCPU执行执行WAITWAIT指令期间，指令期间，CPUCPU每隔每隔5 5个时钟周期对个时钟周期对TESTTEST引引脚进行测试，若测试脚进行测试，若测试TESTTEST为高电平，为高电平，CPUCPU处于空转等待状态，否则空转等待状处于空转等待状态，否则空转等待状态结束，态结束，CPUCPU继续执行被暂停的指令。继续执行被暂停的指令。WAITWAIT指令是用来是处理器与外部硬件同指令是用来是处理器与外部硬件同步的。步的。2418. 18. HLDA(Hold Acknoledge)HLDA(Hold Acknoled

47、ge) 总线保持响应信号，输出，高电平有效。总线保持响应信号，输出，高电平有效。 CPUCPU一旦测试到一旦测试到HOLDHOLD总线请求信号有效，如果总线请求信号有效，如果CPUCPU允许让出总线，在当前允许让出总线，在当前总线周期结束时，于总线周期结束时，于T4T4状态发出状态发出HLDAHLDA信号，表示响应这一总线请求，并立即信号，表示响应这一总线请求，并立即让出总线使用权，将与让出总线使用权，将与CPUCPU相连的三总线置成高阻态。总线请求部件获得总线相连的三总线置成高阻态。总线请求部件获得总线控制权后，可进行控制权后，可进行DMADMA数据传送，总线使用完毕时数据传送，总线使用完毕

48、时HOLDHOLD无效。无效。CPUCPU才将才将HLDAHLDA置置成低电平。成低电平。CPUCPU再次获得三总线的使用权。表示对其它主部件的总线请求做出再次获得三总线的使用权。表示对其它主部件的总线请求做出响应，与此同时让出总线。响应，与此同时让出总线。17. 17. HOLDHOLD（Hold Request)Hold Request) 总线保持请求信号，输入，高电平有效总线保持请求信号，输入，高电平有效. . 在最小模式下，表示其他总线主控者向在最小模式下，表示其他总线主控者向CPUCPU请求使用总线的信号。请求使用总线的信号。19. 19. CLKCLK（Clock)Clock) 时

49、钟信号，输入。时钟信号，输入。 由由82848284时钟发生器产生，时钟发生器产生，80868086CPUCPU使用的时钟频率，因芯片型号不同而不使用的时钟频率，因芯片型号不同而不同。同。80868086为为5 5MHzMHz，占空比占空比1/31/3达最佳状态，即达最佳状态，即1/31/3周期为高电平，周期为高电平，2/32/3周期位低周期位低电平；为电平；为CPUCPU和总线控制逻辑电路提供定时手段。（和总线控制逻辑电路提供定时手段。（8086-18086-1为为1010MHzMHz，8086-28086-2为为8 8MHzMHz）。）。20. 20. VccVcc（+5V+5V）和和GN

50、DGND CPUCPU所需电源和地。所需电源和地。25二、二、8086/80888086/8088CPUCPU在最大模式中引脚定义在最大模式中引脚定义80868086CPUCPU在最大模式中，在最大模式中，24-3124-31引脚功能重新定义。引脚功能重新定义。1. S1. S2 2，S S1 1，S S0 0（Bus Cycle StatusBus Cycle Status） 总线周期状态信号，三态，输出，总线周期状态信号，三态，输出， 这三个信号组合可指指出当前总线周期中所进行的数据传输过程的类型。这三个信号组合可指指出当前总线周期中所进行的数据传输过程的类型。最大模式系统中的总线控制器最

51、大模式系统中的总线控制器82888288就是利用它们来产生对存储器和就是利用它们来产生对存储器和I/OI/O的控制的控制信号。译码状态如表信号。译码状态如表2-42-4所示。所示。无操作无操作1 11 11 1写内存写内存0 01 11 1读内存读内存1 10 01 1取指令取指令0 00 01 1暂停暂停1 11 10 0写写I/OI/O端口端口0 01 10 0读读I/OI/O端口端口1 10 00 0发中断响应信号发中断响应信号0 00 00 0操作过程操作过程S S0 0S S1 1S S2 2262. 2. LOCKLOCK（LockLock） 总线封锁信号，三态，输出，低电平有效。

52、总线封锁信号，三态，输出，低电平有效。 当该信号有效时，当该信号有效时，CPUCPU不允许外部其它总线主控者获得对总线的控制权。不允许外部其它总线主控者获得对总线的控制权。该信号可由指令前缀该信号可由指令前缀LOCKLOCK来设置，即在来设置，即在LOCKLOCK前缀后面的一条指令执行期间，前缀后面的一条指令执行期间，保持该信号有效，不允许其他主控者使用总线，此条指令执行完，该信号撤保持该信号有效，不允许其他主控者使用总线，此条指令执行完，该信号撤销。另外在销。另外在CPUCPU发出发出2 2个中断响应脉冲个中断响应脉冲INTAINTA之间，该信号也自动变为有效，以之间，该信号也自动变为有效，

53、以防止其它总线部件在此过程中占用总线，影响一个完整的中断响应过程。在防止其它总线部件在此过程中占用总线，影响一个完整的中断响应过程。在DMADMA期间该信号置为高阻态。期间该信号置为高阻态。3. 3. RQ/GTRQ/GT1 1，RQ/GTRQ/GT0 0（Request/GrantRequest/Grant） 总线请求信号，输入总线请求信号，输入/ /总线请求允许信号总线请求允许信号/ /输出，低电平有效，双向。输出，低电平有效，双向。 总线请求信号和允许信号在同一引脚上传输，但方向相反。输入时表示其总线请求信号和允许信号在同一引脚上传输，但方向相反。输入时表示其它主控者向它主控者向CPUC

54、PU请求使用总线；输出时表示请求使用总线；输出时表示CPUCPU对总线请求的响应型号。这两对总线请求的响应型号。这两个信号端可供个信号端可供CPUCPU以外的以外的2 2个处理器用来发出使用总线的请求信号和接收个处理器用来发出使用总线的请求信号和接收CPUCPU对对总线请求信号的回答信号。其中总线请求信号的回答信号。其中RQ/GTRQ/GT0 0比比RQ/GTRQ/GT1 1有较高的优先权。有较高的优先权。274. 4. QSQS1 1，QSQS0 0（Instruction Queue StatusInstruction Queue Status） 指令队列状态信号，输出。指令队列状态信号，

55、输出。 用来指示用来指示CPUCPU中指令队列当前的状态，以便外部对中指令队列当前的状态，以便外部对8086/80888086/8088CPUCPU内部指令内部指令队列的动作跟踪。由指示的指令队列含义如表队列的动作跟踪。由指示的指令队列含义如表2-52-5所示，亦可以让协处理器所示，亦可以让协处理器80878087进行指令扩展处理。进行指令扩展处理。 QSQS1 1QSQS0 0状态状态0 00 0无操作无操作0 01 1从指令队列的第一个字节中取走代码从指令队列的第一个字节中取走代码1 10 0队列为空队列为空1 11 1除第一字节外，还取走了后续字节中代除第一字节外，还取走了后续字节中代码

56、码28三、三、 8088 8088与与80868086的不同之处的不同之处1. 80881. 8088的指令队列的长度为的指令队列的长度为4 4个字节，队列中只要出现一个字节，队列中只要出现一 个空闲字节，个空闲字节，BIUBIU就会自动访问存储器。就会自动访问存储器。2. 80882. 8088CPUCPU中，中，BIUBIU总线与外部交换数据的总线宽度是总线与外部交换数据的总线宽度是8 8位，位，总线控制电路与专用寄存器组之间的数据总线宽度也总线控制电路与专用寄存器组之间的数据总线宽度也是是8 8位，而位，而EUEU的内部总线是的内部总线是1616位，这样对位，这样对1616位数的存储位数

57、的存储器读器读/ /写操作要两个读写周期才可以完成。写操作要两个读写周期才可以完成。3. 80883. 8088外部数据线只有外部数据线只有8 8条，所以分时服用的地址条，所以分时服用的地址/ /数据总数据总线为线为ADAD7 7-AD-AD0 0；而而ADAD1515-AD-AD8 8成为仅传递地址信息的成为仅传递地址信息的A A1515-A-A8 8。4. 80884. 8088用用IO/MIO/M信号代替信号代替M/IOM/IO信号，信号，IO/MIO/M低电平时选通存储低电平时选通存储器，高电平时选通器，高电平时选通I/OI/O接口。这是为了和接口。这是为了和80858085兼容。兼容

58、。5. 80885. 8088中，只能进行中，只能进行8 8位数据传输，位数据传输，BHEBHE信号不需要了，改信号不需要了，改为为SS0SS0，与与DT/RDT/R、IO/MIO/M一起决定最小模式中的总线周期一起决定最小模式中的总线周期操作。见表操作。见表2-62-6：暂停暂停111写写I/O端口端口011读读I/O端口端口101发中断响应信号发中断响应信号001无源状态无源状态110写存储器写存储器010读存储器读存储器100取指令取指令000含义含义SS0DT/RIO/M表表2-6 8088CPU中中IO/M、DT/R、SS0组合关系组合关系29内部暂存器内部暂存器 IP ES SS

59、DS CS输入输入/输出输出控制电路控制电路外部总线外部总线（8位数据线）位数据线）执行部分执行部分控制电路控制电路ALU标志寄存器标志寄存器 AH AL BH BLCH CL DH DL SP BP SI DI通用通用寄存寄存器器地址地址加法加法器器指令队列缓冲器指令队列缓冲器执行部件执行部件 （EU)总线接口部件总线接口部件 （BIU)16位位20位位16位位8位位80888088内部结构内部结构1 2 3 4302-32-380868086存储器组织存储器组织一、存储器地址的分段一、存储器地址的分段1. 1. 存储器地址的分段存储器地址的分段存储器的编址单位：存储器的编址单位：在存储器中

60、是以字节为单位存储信息的，每个字节在存储器中是以字节为单位存储信息的，每个字节的存储单元有唯一的地址。的存储单元有唯一的地址。分段的原因：分段的原因：8086/80888086/8088微处理器的地址现有微处理器的地址现有2020根，可寻址根，可寻址1 1MBMB。而而CPUCPU内部寄存器全部是内部寄存器全部是1616位的，可寻址位的，可寻址6464KBKB。因此因此8086/80888086/8088系统把整个存储器系统把整个存储器空间分成许多逻辑段，每段的容量不超过空间分成许多逻辑段，每段的容量不超过6464KBKB。分段的方法：段和段之间可以是连续的（整个空间分成分段的方法：段和段之间