第11 组合逻辑电路

1、第章第章第章第章第章第章 组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路学习要点：学习要点： 组合电路的分析方法和设计方法 利用数据选择器和可编程逻辑器件进行逻辑设计的方法 加法器、编码器、译码器等中规模集成电路的逻辑功能和使用方法第章第章第章第章第章第章 组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路组合逻辑电路.1 组合逻辑电路的组合逻辑电路的分析与设计方法分析与设计方法组合电路组合电路：输出仅由输入决定，与电路当前状：输出仅由输入决定，与电路当前状态无关；电路结构中态无关；电路结构中无无反馈环路（无记忆）反馈环路（无记忆）组合逻辑电路I0I1In-

2、1Y0Y1Ym-1输入输出),( ),(),(110111101111000nmmnnIIIfYIIIfYIIIfYABCY&2.1.1 组合逻辑电路的分析方法组合逻辑电路的分析方法逻辑图逻辑图逻辑表逻辑表达式达式 1 1 最简与或最简与或表达式表达式化简 2 ABY 1BCY 2CAY 31Y2Y3YY 2 CABCABY从输入到输出逐级写出ACBCABYYYY 321A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111最简与或最简与或表达式表达式 3 真值表真值表CABCABY 3 4 电路的逻电路的逻辑功能辑功能当输入A、B

3、、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。 4 Y31111ABCYY1Y21逻辑图逻辑图BBACBABYYYYBYXYBAYCBAY213321逻辑表逻辑表达式达式BABBABBACBAY最简与或最简与或表达式表达式真值表真值表A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 111111100ABCY&用与非门实现用与非门实现电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所

4、以Y和A、B的逻辑关系为与非运算的关系。电路的逻辑功能电路的逻辑功能ABBAY真值表真值表电路功电路功能描述能描述2.1.2 组合逻辑电路的设计方法组合逻辑电路的设计方法：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。A BY0 00 11 01 10110 1 穷举法 1 2 逻辑表达式逻辑表达式或卡诺图或卡诺图最简与或最简与或表达式表

5、达式化简 3 2 BABAY已为最简与或表达式 4 逻辑变换逻辑变换 5 逻辑电路图逻辑电路图ABY&ABY=1用与非门实现BABAYBAY用异或门实现真值表真值表电路功电路功能描述能描述：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。 1 穷举法 1 A B CYA B CY0 0 00 0 10 1 00 1 100001 0 01

6、 0 11 1 01 1 10111 2 ABCCABCBAmmmY765 2 逻辑表达式逻辑表达式 ABC0001111001ABACY& 3 卡诺图卡诺图最简与或最简与或表达式表达式化简 4 5 逻辑变换逻辑变换 6 逻辑电逻辑电路图路图 3 化简 4 111Y= AB +AC 5 ACABY 6 2.1.3 组合电路中的竞争冒险组合电路中的竞争冒险1、产生竞争冒险的原因、产生竞争冒险的原因在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。产生竞争冒险的原因：主要是门电路的延迟时间产生的。AA1&Y1AAY1

7、(a)(b)11Y2AAY2(a)(b)干扰信号01AAY12AAY2、消除竞争冒险的方法、消除竞争冒险的方法BCBAYY1 ABC000111100000110111ABC12314&有圈相切，则有竞争冒险有圈相切，则有竞争冒险ACBCBAY增加冗余项，增加冗余项，消除竞争冒险消除竞争冒险Y1ABC125341&本节小结组合电路的特点：在任何时刻的输出只取决于当组合电路的特点：在任何时刻的输出只取决于当时的输入信号，而与电路原来所处的状态无关。实现时的输入信号，而与电路原来所处的状态无关。实现组合电路的基础是逻辑代数和门电路。组合电路的基础是逻辑代数和门电路。组合电路的逻辑功

8、能可用逻辑图、真值表、逻辑组合电路的逻辑功能可用逻辑图、真值表、逻辑表达式、卡诺图和波形图等表达式、卡诺图和波形图等5种方法来描述，它们在本种方法来描述，它们在本质上是相通的，可以互相转换。质上是相通的，可以互相转换。组合电路的设计步骤：逻辑图组合电路的设计步骤：逻辑图写出逻辑表达式写出逻辑表达式逻辑表达式化简逻辑表达式化简列出真值表列出真值表逻辑功能描述。逻辑功能描述。组合电路的设计步骤：列出真值表组合电路的设计步骤：列出真值表写出逻辑表写出逻辑表达式或画出卡诺图达式或画出卡诺图逻辑表达式化简和变换逻辑表达式化简和变换画出逻画出逻辑图。辑图。在许多情况下，如果用中、大规模集成电路来实现在许多

9、情况下，如果用中、大规模集成电路来实现组合函数，可以取得事半功倍的效果。组合函数，可以取得事半功倍的效果。.2 加法器加法器1、半加器、半加器2.2.1 半加器和全加器半加器和全加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符号半加器电路图加数本位的和向高位的进位1、全加器、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai B

10、i Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1 AiBiCi-1000111100010111010 Si的卡诺图 AiBiCi-1000111100001010111 Ci的卡诺图17421iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。iiiiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBABAmmC111153)()(全加器的逻辑图和逻辑符号全加器的逻辑图

11、和逻辑符号=1&AiBiCi-1SiCi (a) 逻辑图 (c) 国标符号AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符号CI CO&FA=1111111111117421)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBAmmmmS11iiiiiiiCBCABAC 用与门和或门实现用与门和或门实现1111iiiiiiiiiiiiiCBACBACBACBAS Si Ci111 Ai Bi Ci-1& 用与或非门实现用与或非门实现 AiBiCi-10001111000

12、10111010 Si的卡诺图 AiBiCi-1000111100001010111 Ci的卡诺图1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC先求Si和Ci。为此，合并值为0的最小项。再取反，得：1111iiiiiiiiiiiiiiCBACBACBACBASS11iiiiiiiiCBCABACCCiSi & 1 & 1AiBiCi-11111111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC实现多位二进制数相加的电路称为加法器。1、串行进位加法器、串行进位加法器2.2.2 加法器加法器：把n

13、位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：进位信号是由低位向高位逐级传递的，速度不高。2、并行进位加法器（超前进位加法器）、并行进位加法器（超前进位加法器） iiiBAG iiiBAP进位生成项进位生成项进位传递条件进位传递条件11)(iiiiiiiiiCPGCBABAC进位表达式进位表达式1001230123123233233323310012012122122212210010110111011100001000CPPPPGP

14、PPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS11iiiiiiCPCBAS和表达式和表达式4位超前进位加位超前进位加法器递推公式法器递推公式S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1C21&=1=1=1=1&=1& 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL 加法器 74LS283 引脚图 16 15 14

15、13 12 11 10 94008 1 2 3 4 5 6 7 8VDDB3C3 S3 S2 S1 S0 C0-1CMOS加法器 4008 引脚图A3 B2 A2 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GNDA15A12 B15B12 A11A8 B11B8 A7A4 B7B4 A3A0 B3B0 S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S04 位加法器4 位加法器4 位加法器4 位加法器C15 C11 C7 C3 C0-1加法器的级连加法器的级连集成二进制集成二进制4位位超前进位加法器超前进位加法器2.

16、2.2 加法器的应用加法器的应用1、8421 BCD码转换为余码转换为余3码码 BCD 码 0 0 1 1余 3 码 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0=1=1=1=1被加数/被减数加数/减数加减控制BCD码码+0011=余余3码码2、二进制并行加法、二进制并行加法/减法器减法器C0-10时，时，B 0=B，电路，电路执行执行A+B运算；当运算；当C0-11时，时，B 1=B，电路执行，电路执行AB=A+B运算。运算。3、二、二-十进制加法器十进制加法器C&a

17、mp;进位输出被加数加数“0”1&8421 BCD 输出 S3 S2 S1 S0C3 4 位二进制加法器 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 4 位二进制加法器 C0-1 A3 A2 A1 A0 B3 B2 B1 B0进位输入13233SSSSCC修正条件修正条件本节小结能对两个能对两个1位二进制数进行相加而求得和及进位的位二进制数进行相加而求得和及进位的逻辑电路称为半加器。逻辑电路称为半加器。能对两个能对两个1位二进制数进行相加并考虑低位来的进位二进制数进行相加并考虑低位来的进位，即相当于位，即相当于3 3个个1位二进制数的相加，求得

18、和及进位二进制数的相加，求得和及进位的逻辑电路称为全加器。位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。速度较慢，超前进位加法器速度较快、但电路复杂。加法器除用来实现两个二进制数相加外，还可用加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法来设计代码转换电路、二进制减法器和十进

19、制加法器等。器等。.3 数值比较器数值比较器用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。2.3.1 1位数值比较器位数值比较器设AB时L11；AB时L21；AB时L31。得1位数值比较器的真值表。A BL1(AB) L2(AB)L3(A=B)L2(AB AB AB3A3B2A2B1A1B0A0B、AB AB) L2(AB) L3(A=B)111&1111111111&1&逻辑图逻辑图2.3.3 比较器的级联比较器的级联 16 15 14 1 3 12 11 10 974LS85 1 2 3 4 5 6 7 8VCC A3 B2 A2 A1 B1

20、A0 B0B3 AB AB A=B AB AB AB ABAB AB ABAB AB ABAB AB、 AB ABAB AB ABAB AB ABAB AB必须预先预置为0 ，最低4位的级联输入端AB AB AB AB AB AB AB AB AB AB AB A=B本节小结在各种数字系统尤其是在计算机中，经在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电称为

21、数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。两个二进制数，输出是比较的结果。利用集成数值比较器的级联输入端，很利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比容易构成更多位数的数值比较器。数值比较器的扩展方式有串联和并联两种。扩展较器的扩展方式有串联和并联两种。扩展时需注意时需注意TTL电路与电路与CMOS电路在连接方电路在连接方式上的区别。式上的区别。.4 编码器编码器实现编码操作的电路称为编码器。输入输 出Y2 Y1 Y0I0I1I2I3I4I5I6I70 0 00 0 10

22、1 00 1 11 0 01 0 11 0 01 1 12.4.1 二进制编码器二进制编码器1、3位二进制编码器位二进制编码器输输入入8个互斥的信号个互斥的信号输输出出3位二进制代码位二进制代码真真值值表表753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由或门构成(b) 由与非门构成111&逻逻辑辑表表达达式式逻辑图逻辑图2、3位二进制优先编码器位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有

23、单方面排斥的特性。输 入I7 I6 I5 I4 I3 I2 I1 I0输 出Y2 Y1 Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0设I7的优先级别最高，I6次之，依此类推，I0最低。真真值值表表12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIII

24、YIIIIIIIIIIIIIIY逻辑表达式逻辑表达式逻辑图逻辑图111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08线线-3线线优优先先编编码码器器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。2、集成、集成3位二进制优先编码器位二进制优先编码器VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I4 I3 I2 I1

25、 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(a) 引脚排列图(b) 逻辑功能示意图ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。 YEX 0表示是编码输出； YEX 1表示不是编码输出。集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148输 入输 出ST01234567 IIIIIIII012 YYYEXYSY10000000001 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1

26、 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 01 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 1集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的真值表的真值表输输入入：逻辑：逻辑0(0(低电平）有效低电平）有效输输出出：逻辑：逻辑0(0(低电平）有效低电平）有效 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEXYS

27、 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15&集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的级联的级联16线线-4线优先编码器线优先编码器优先级别从015 II递降输 入I输 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0

28、0 12.4.2 二二-十进制编码器十进制编码器1、8421 BCD码编码器码编码器输输入入10个互斥的数码个互斥的数码输输出出4位二进制代码位二进制代码真真值值表表9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY逻辑表达式逻辑表达式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a) 由或门构成1111I9 I8 I7I6I5I4 I3I2 I1 I0(b) 由与非门构成Y3 Y2 Y1 Y0&逻辑图逻辑图I9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y

29、2 Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 02、8421 BCD码优先编码器码优先编码器真值表真值表优先级别从 I9至 I0递降逻辑表达式逻辑表达式124683468568789123456789345678956789789902458934589689789234567

30、893456789678978914895896897894567895678967897892898993IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIY逻辑图逻辑图11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01 &1 &1&1在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的 8421 BCD 码优先编码器。10

31、线-4线优先编码器 16 15 14 13 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y3 I3 I2 I1 I9 Y0I4 I5 I6 I7 I8 Y2 Y1 GND3、集成、集成10线线-4线优先编码器线优先编码器输入端和输出端都是低电平有效本节小结用二进制代码表示特定对象的过程用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为称为编码；实现编码操作的电路称为编码器。编码器。编码器分二进制编码器和十进制编编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，码器，各种译码器的工作原理类似，设计方法也相同。集成二进制编码器设计方法也相

32、同。集成二进制编码器和集成十进制编码器均采用优先编码和集成十进制编码器均采用优先编码方案。方案。.5 译码器译码器译码器就是把一种代码转换为另一种代码的电路。把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。2.5.1 二进制译码器二进制译码器设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。1、3位二进制译码器位二进制译码器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 1

33、1 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表输输入入：3位二进制代码位二进制代码输输出出：8个互斥的信号个互斥的信号01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0逻辑表达式逻辑表达式逻辑图

34、逻辑图电路特点电路特点：与门组成的阵列：与门组成的阵列3 线-8 线译码器2、集成二进制译码器、集成二进制译码器74LS138 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引脚排列图(b) 逻辑功能示意图A2、A1、A0为二进制译码输入端， 为译码输出端（低电平有

35、效），G1、 、为选通控制端。当G11、 时，译码器处于工作状态；当G10、时，译码器处于禁止状态。07YYAG2BG2022BAGG122BAGG真值表真值表输 入使 能选 择输 出G1 2GA2 A1 A001234567 YYYYYYYY 1 0 1 01 01 01 01 01 01 01 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1

36、0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1输输入入：自然二进制码：自然二进制码输输出出：低电平有效：低电平有效BAGGG222Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y11 Y12 Y13 Y14 Y15使能译码输出 A0A1A2 A3 “1”译码输入 A0A1A2 STA STB STC低位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 STA STB STC 高位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y73、74LS138的级联的级联4 线-16 线译码器二-十进制译码器的输入是十进制数的4位二进制

37、编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。2.5.2 二二-十进制译码器十进制译码器1、8421 BCD码译码器码译码器把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 1

38、0 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真值表真值表01239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y

39、1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&逻辑表达式逻辑表达式逻辑图逻辑图采用完全译码方案 A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&将与门换成与非门，则输出为反变量，即为低电平有效。、集成、集成8421 BCD码码译码器译码器74LS42 16 15 14 13 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8

40、 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3(a) 引脚排列图(b) 逻辑功能示意图输出为反变量，即为低电平有效，并且采用完全译码方案。abcdefgh a b c d a f b e f g h g e c d(a) 外形图(b) 共阴极(c) 共阳极+VCCabcdefgh2.5.3 显示译码器显示译码器1、数码显示器、数码显示器用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。b=c=f=g=1，a=d=e=0时时c=d=e=f=g=1，a=b=0时时共阴极共阴极2、显示译码器

41、、显示译码器真值表仅适用于共阴极真值表仅适用于共阴极LED真值表真值表 A3A2A1A0000111100010101011111110100201023AAAAAAAaa的卡诺图的卡诺图 A3A2A1A000011110001110110111111010b的卡诺图的卡诺图 A3A2A1A000011110001110111111111001c的卡诺图的卡诺图01012AAAAAb012AAAc A3A2A1A000011110001010101011101011d的卡诺图的卡诺图 A3A2A1A000011110001010100011001011e的卡诺图的卡诺图012120102AAA

42、AAAAAAd0102AAAAe A3A2A1A000011110001110101111001001f的卡诺图的卡诺图 A3A2A1A000011110000110101111101011g的卡诺图的卡诺图0212013AAAAAAAf1212013AAAAAAAg逻辑表达式逻辑表达式121201302120130102012120102012010120201023AAAAAAAgAAAAAAAfAAAAeAAAAAAAAAdAAAcAAAAAbAAAAAAAa逻辑图逻辑图a b c d e f g A3 A2 A1 A01111&2、集成显示译码器、集成显示译码器74LS48 1

43、6 15 14 13 12 11 10 974LS48 1 2 3 4 5 6 7 8VCC f g a b c d eA1 A2 LT BI/RBO RBI A3 A0 GND引脚排列图引脚排列图输 入输 出功 能 或十 进 制 数LT RBIA3 A2 A1 A0RBOBI /a b c d e f gRBOBI / (灭 灯 )LT (试 灯 )RBI (动 态 灭 零 ) 0 1 0 0 0 0 00(输 入 )100 0 0 0 0 0 01 1 1 1 1 1 10 0 0 0 0 0 001234567891011121314151 11 1 1 1 1 1 1 1 1 1 1

44、1 1 1 1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111111111111111111 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0

45、0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0功功能能表表由真值表可以看出，为了增强器件的功能，在 74LS48 中还设置了一些辅助端。这些辅助端的功能如下：（1）试灯输入端LT：低电平有效。当LT0 时，数码管的七段应全亮，与输入的译码信号无关。本输入端用于测试数码管的好坏。（2）动态灭零输入端RBI：低电平有效。当LT1、RBI0、且译码输入全为 0 时，该位输出不显示，即 0 字被熄灭；当译码输入不全为 0 时，该位正常显示。本输入端用于消隐无效的 0。如数据0034.50 可显示为 34.5。（3）灭灯输入/动态灭零输出端RBOBI /：这是一

46、个特殊的端钮，有时用作输入，有时用作输出。当RBOBI /作为输入使用，且RBOBI /0 时，数码管七段全灭，与译码输入无关。当RBOBI /作为输出使用时，受控于LT和RBI：当LT1 且RBI0 时，RBOBI /0；其它情况下RBOBI /1。本端钮主要用于显示多位数字时，多个译码器之间的连接。辅助端功能辅助端功能7653174211)7 , 6 , 5 , 3(),()7 , 4 , 2 , 1 (),(mmmmmCBACmmmmmCBASiiiiiiii2.5.4 译码器的应用译码器的应用1、用二进制译码器实现逻辑函数、用二进制译码器实现逻辑函数&AiBiCi-1 1SiC

47、iA0 Y0A1 Y1A2 Y2 Y3 Y4STA Y5STB Y6STC Y774LS138画出用二进制译码器和与非门实现这些函数的接线图。画出用二进制译码器和与非门实现这些函数的接线图。写出函数的标准与或表达式，并变换为与非写出函数的标准与或表达式，并变换为与非-与非形式。与非形式。2、用二进制译码器实现码制变换、用二进制译码器实现码制变换Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十进进制制码码8421码码Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十进进制制码

48、码余余3码码Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十进进制制码码2421码码10 0 0 0 0 0 0 0 1 0 0 1小数点0 0 1 1 0 1 1 1 0 0 0 0LTRBI RBOA3A2A1A0LTRBI RBOA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBI RBOA3A2A1A03、数码显示电路的动态灭零、数码显示电路的动态灭零整数部分：高位的RBOBI /与低位的RBI相连小数部分：低位的RBOBI /与高位的RBI相连本节

49、小结把代码状态的特定含义翻译出来的过程称为译把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。码器就是把一种代码转换为另一种代码的电路。译码器分二进制译码器、十进制译码器及字符译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计显示译码器，各种译码器的工作原理类似，设计方法也相同。方法也相同。二进制译码器能产生输入变量的全部最小项，二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形而任一组合逻辑函数总能表示成最小项之和

50、的形式，所以，由二进制译码器加上或门即可实现任式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用何组合逻辑函数。此外，用4 4线线-16-16线译码器还可线译码器还可实现实现BCDBCD码到十进制码的变换。码到十进制码的变换。.6 数据选择器数据选择器2.6.1 4选选1数据选择器数据选择器输 入 D A1 A0输 出 YD0 0 0D1 0 1D2 1 0D3 1 1 D0 D1 D2 D330013012011010iiimDAADAADAADAADY真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据由地址码决定从路输入中选择哪路输出。逻辑图逻辑图1111D0

51、 D1 D2 D3A1A0&1Y2.6.2 集成数据选择器集成数据选择器 16 15 14 13 12 11 10 974LS153 1 2 3 4 5 6 7 8VCC 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND集成双集成双4选选1数据选择器数据选择器74LS153输 入输 出 S D A1 A0 Y1 0 D0 0 00 D1 0 10 D2 1 00 D3 1 1 0 D0 D1 D2 D3选通控制端选通控制端S为低电平有效，即为低电平有效，即S=0时芯片被选时芯片被选中，处于工作状态；中，处于工作状态；S=1时芯片被

52、禁止，时芯片被禁止，Y0。集成集成8选选1数数据选择器据选择器74LS151 16 15 14 13 12 11 10 974LS151 1 2 3 4 5 6 7 8VCC D4 D5 D6 D7 A0 A1 A2D3 D2 D1 D0 Y Y S GND70012701210120iiimDAAADAAADAAADY70012701210120iiimDAAADAAADAAADYS0 时S1 时，选择器被禁止，无论地址码是什么，Y 总是等于 0输 入输 出D A2 A1 A0 SY Y 1D0 0 0 0 0D1 0 0 1 0D2 0 1 0 0D3 0 1 1 0D4 1 0 0 0D

53、5 1 0 1 0D6 1 1 0 0D7 1 1 1 00 1D0 0DD1 1DD2 2DD3 3DD4 4DD5 5DD6 6DD7 7D74LS151的的真真值值表表 Y Y74LS151(2)D7 D0 A2A1A0 EN Y Y74LS151(1)D7 D0 A2A1A0 EN11D15 D8D7 D0A3A2A1A0S2S1Y2Y1YY2Y1数据选择器的扩展数据选择器的扩展A30 时，1S0、2S1，片(2)禁止、片(1)工作A31时，1S1、2S0，片(1)禁止、片(2)工作2.6.2 用数据选择器实现逻辑函数用数据选择器实现逻辑函数基本原理基本原理数据选择器的主要特点：120

54、niiimDY（1）具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。基本步骤基本步骤确定数据选择器确定数据选择器确定地址变量确定地址变量 2 1 ABCBACBALn个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数逻辑函数 1 选用选用74LS153 2 74LS153有两个地址变量。求求Di 3 （1）公式法

55、）公式法函数的标准与或表达式：103210mmCmCmABCBACBAL4选1数据选择器输出信号的表达式：33221100DmDmDmDmY比较L和Y，得：103210DDCDCD、 3 画连线图画连线图 4 C C 0 1 A B 0Y74LS153D0 D1 D2 D3 A1 A0 ST L21 4 求求Di的的方法方法（2）真值表法）真值表法miA B CLm00 0 00 0 101m10 1 00 1 110m21 0 01 0 100m31 1 01 1 111C=1时时L=1，故故D0=CL=0，故，故D2=0L=1，故，故D3=1C=0时时L=1，故故D1=C求求Di的的方法方

56、法（3）图形法）图形法 AB C000111100011011010D0D1D3D2103210DDCDCD、)13,12,11,10, 9 , 5 , 4 , 3 , 0(),(mDCBAL用数据选择器实现函数：例例选用8选1数据选择器74LS151设A2=A、A1=B、A0=C ABCD00011110001110010111111001100001求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1D D 1 0 D 1 1 0 A B C 0LY74LS151D0 D1 D2 D3 D4 D5 D6 D7 A2 A1 A0 EN画连线图本节小结数据选择器是能够从来自不

57、同地址的多路数字信数据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合电息中任意选出所需要的一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的选路，至于选择哪一路数据输出，则完全由当时的选择控制信号决定。择控制信号决定。数据选择器具有标准与或表达式的形式，提供了数据选择器具有标准与或表达式的形式，提供了地址变量的全部最小项，并且一般情况下，地址变量的全部最小项，并且一般情况下，D Di i可以可以当作一个变量处理。因为任何组合逻辑函数总可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选用最小项之和的标准形

58、式构成。所以，利用数据选择器的输入择器的输入D Di i来选择地址变量组成的最小项来选择地址变量组成的最小项m mi i，可，可以实现任何所需的组合逻辑函数。以实现任何所需的组合逻辑函数。用数据选择器实现组合逻辑函数的步骤：选用数用数据选择器实现组合逻辑函数的步骤：选用数据选择器据选择器确定地址变量确定地址变量求求D Di i画连线图。画连线图。.7 数据分配器数据分配器2.7.1 1路路-4路数据分配器路数据分配器由地址码决定将输入数据送给哪路输出。输 入输出A1 A0Y0 Y1 Y2 Y3D0 00 11 01 1D 0 0 00 D 0 00 0 D 00 0 0 D真值表真值表逻辑表达

59、式逻辑表达式地地址址变变量量输输入入数数据据013012011010 ADAYADAYAADYAADY逻辑图逻辑图11DA1 A0Y0 Y1 Y2 Y3&013012011010 ADAYADAYAADYAADY2.7. 集成数据分配器及其应用集成数据分配器及其应用集成数据分配器集成数据分配器把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。G2BG1G2A 数据输出1 Y0 Y1 Y2STC 74LS138 Y3 Y4STA Y5STB Y6 Y7 A2 A1 A0 D由由74LS138构成的构成的1路路-8路数据分配器路

60、数据分配器数据输入端数据输入端G1=1G2A=0地址输入端地址输入端G2BG1G2A数据发送端数据接收端选择控制端数据输入数据输出1SD0D1D2D3 73LS151 YD4D5D6 END7 A2 A1 A0 Y0 Y1 Y2STC 74LS138 Y3 Y4STA Y5STB Y6 Y7 A2 A1 A0数据分配器的应用数据分配器的应用数据分配器和数据选择器一起构成数据分时传送系统数据分配器和数据选择器一起构成数据分时传送系统本节小结数据分配器的逻辑功能是将数据分配器的逻辑功能是将1 1个输入数据传送到个输入数据传送到多个输出端中的多个输出端中的1 1个输出端，具体传送到哪一个输个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。出端，也是由一组选择控制信号确定。数据分配器就是带选通控制端即使能端的二进数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，把二进制译码器的选制译码器。只要在使用中，把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当通控制端当作数据输入端，二