DSP Builder设计初步学习教案

1、会计学1DSP Builder设计设计(shj)初步初步第一页，共126页。自动流程：自动流程：1、MATLAB/Simulink建模；建模；2、系统仿真；、系统仿真；3、DSP Builder完成完成VHDL转换、综合、适配、下载转换、综合、适配、下载;4、嵌入式逻辑分析仪实时测试。、嵌入式逻辑分析仪实时测试。手动流程：手动流程：1、MATLAB/Simulink建模；建模；2、系统仿真；、系统仿真；3、DSP Builder完成完成VHDL转换、综合、适配；转换、综合、适配；4、Modelsim对对TestBench功能仿真；功能仿真；5、QuartusII直接完成适配（进行直接完成适配（

2、进行(jnxng)优化设置）；优化设置）；6、QuartusII完成时序仿真；完成时序仿真；7、引脚锁定；、引脚锁定；8、下载、下载/配置与嵌入式逻辑分析仪等实时测试；配置与嵌入式逻辑分析仪等实时测试；9、对配置器件编程，设计完成。、对配置器件编程，设计完成。第1页/共126页第二页，共126页。图图9-2 正弦波发生正弦波发生(fshng)模块原理图模块原理图 第2页/共126页第三页，共126页。9.2.1 建立(jinl)设计模型 1、打开、打开Matlab环境环境 图图9-2 正弦波发生模块原理图正弦波发生模块原理图 第3页/共126页第四页，共126页。9.2.1 建立设计(shj)

3、模型 2、建立工作库、建立工作库 cd e:/mkdir /myprj/sinwavecd /myprj/sinwave 第4页/共126页第五页，共126页。3、了解、了解(lioji)simulink库管库管理器理器 图图9-2 正弦波发生模块原理图正弦波发生模块原理图 第5页/共126页第六页，共126页。3、了解、了解(lioji)simulink库管库管理器理器 图图9-5 simulink库管理器库管理器第6页/共126页第七页，共126页。4. simulink的模型的模型(mxng)文文件件 图图9-6 建立新模型建立新模型第7页/共126页第八页，共126页。5、放置、放置(

4、fngzh)SignalCompilder 6、放置、放置Increment Decrement 7. 设置设置IncCount 总线类型（总线类型（Bus Type）；）；输出位宽（输出位宽（Number of bits）；）；增减方向（增减方向（Direction）；）；开始值（开始值（Starting Value）；）；是否使用控制输入（是否使用控制输入（Use Control Inputs）时钟相位选择（时钟相位选择（Clock Phase Selection）第8页/共126页第九页，共126页。图图9-7 放置放置(fngzh)SignalCompiler 第9页/共126页第十页

5、，共126页。图图9-8 递增递减递增递减(djin)模块改名为模块改名为IncCount 7. 设置设置IncCount 第10页/共126页第十一页，共126页。图图9-9 设置设置(shzh)递增递减模块递增递减模块 7. 设置设置IncCount 第11页/共126页第十二页，共126页。图图9-10 LUT模块模块(m kui) 7. 设置设置IncCount 第12页/共126页第十三页，共126页。8、放置正弦、放置正弦(zhngxin)查找表（查找表（SinLUT） 127*sin0:2*pi/26:2*pi) 9-1127*sin0:2*pi/28:2*pi) 9-2511*

6、sin0:2*pi/26:2*pi) + 512 9-3第13页/共126页第十四页，共126页。图图9-11 设置设置(shzh)SinLUT 8、放置正弦查找表（、放置正弦查找表（SinLUT） 第14页/共126页第十五页，共126页。图图9-12 Delay模块模块(m kui)及其参数设置窗及其参数设置窗 9、放置、放置Delay模块模块 第15页/共126页第十六页，共126页。图图9-13 设置设置(shzh)SinCtrl 10、放置端口、放置端口SinCtrl 第16页/共126页第十七页，共126页。图图9-13 设置设置(shzh)SinCtrl 10、放置端口、放置端口

7、SinCtrl 第17页/共126页第十八页，共126页。图图9-14 设置乘法设置乘法(chngf)单元单元 11、放置、放置Product模块模块 第18页/共126页第十九页，共126页。图图9-15 设置设置(shzh)SinOut 12. 放置输出端口放置输出端口SinOut 13. 设计文件存盘设计文件存盘 第19页/共126页第二十页，共126页。图图9-16 Step模块模块(m kui) 9.2.2 Simulink9.2.2 Simulink模型仿真模型仿真 1、加入仿真步进模块、加入仿真步进模块 第20页/共126页第二十一页，共126页。图图9-17 Scope模型模型

8、(mxng) 9.2.2 Simulink9.2.2 Simulink模型仿真模型仿真 2、添加波形观察模块、添加波形观察模块 第21页/共126页第二十二页，共126页。图图9-18 Scope初始初始(ch sh)显示显示 2、添加波形观察模块、添加波形观察模块 第22页/共126页第二十三页，共126页。图图9-19 设置设置(shzh)Scope参数参数 3、Scope参数设置参数设置 第23页/共126页第二十四页，共126页。图图9-20 sinout全图全图 3、Scope参数设置参数设置 第24页/共126页第二十五页，共126页。图图9-21 设置设置(shzh)Step 4

9、、设置仿真激励、设置仿真激励 第25页/共126页第二十六页，共126页。图图9-22 simulink仿真仿真(fn zhn)Start 4、设置仿真激励、设置仿真激励 第26页/共126页第二十七页，共126页。图图9-23 simulink仿真仿真(fn zhn)设置设置 5、启动仿真、启动仿真 第27页/共126页第二十八页，共126页。图图9-24 有符号输出有符号输出(shch)波形（系统级仿真波形（系统级仿真 ）5、启动仿真、启动仿真 第28页/共126页第二十九页，共126页。图图9-25 无符号输出波形（系统无符号输出波形（系统(xtng)级仿真）级仿真） 5、启动仿真、启动

10、仿真 第29页/共126页第三十页，共126页。图图9-26 无符号整数无符号整数(zhngsh)Signed Integer输出电路输出电路 6、设计成无符号数据输出、设计成无符号数据输出 第30页/共126页第三十一页，共126页。图图9-27 SinOut1模块模块(m kui)设置设置 7、各模块功能说明、各模块功能说明 第31页/共126页第三十二页，共126页。图图9-28 ExtractBit模块模块(m kui)设置设置 7、各模块功能说明、各模块功能说明 第32页/共126页第三十三页，共126页。图图9-29 BusConversion模块模块(m kui)设置设置 7、各

11、模块功能说明、各模块功能说明 第33页/共126页第三十四页，共126页。图图9-30 BusConcatenation模块模块(m kui)设置设置 7、各模块功能说明、各模块功能说明 第34页/共126页第三十五页，共126页。图图9-31 SinOut1模块模块(m kui)设置设置 7、各模块功能说明、各模块功能说明 第35页/共126页第三十六页，共126页。图图9-32 NOT模块模块(m kui)设置设置 7、各模块功能说明、各模块功能说明 第36页/共126页第三十七页，共126页。图图9-33 双击双击SignalCompiler 9.2.3 SignalCompiler9.

12、2.3 SignalCompiler使用使用(shyng)(shyng)方法方法 1、分析当前的模型、分析当前的模型 第37页/共126页第三十八页，共126页。图图9-34 打开打开(d ki)SignalCompiler窗口窗口 2、设置、设置Signal Compiler 第38页/共126页第三十九页，共126页。图图9-35 sinout工程工程(gngchng)处理信息处理信息 3、把模型文件、把模型文件MDL转换成转换成VHDL4、综合（、综合（Synthesis） 5、QuartusII适配适配 第39页/共126页第四十页，共126页。图图9-36 准备准备(zhnbi)执行

13、执行tcl文件文件 9.2.4 9.2.4 使用使用ModelSimModelSim进行进行RTLRTL级仿真级仿真 第40页/共126页第四十一页，共126页。图图9-37 ModelSim仿真仿真(fn zhn)结果结果 9.2.4 9.2.4 使用使用ModelSimModelSim进行进行RTLRTL级仿真级仿真 第41页/共126页第四十二页，共126页。图图9-38 ModelSim的信号的信号(xnho)设置设置 9.2.4 9.2.4 使用使用ModelSimModelSim进行进行RTLRTL级仿真级仿真 第42页/共126页第四十三页，共126页。图图9-39 设为设为An

14、alog 9.2.4 9.2.4 使用使用ModelSimModelSim进行进行(jnxng)RTL(jnxng)RTL级仿真级仿真 第43页/共126页第四十四页，共126页。图图9-40 sinout工程的工程的ModelSim仿真仿真(fn zhn)波形（波形（RTL级仿真级仿真(fn zhn)） 9.2.4 9.2.4 使用使用ModelSimModelSim进行进行RTLRTL级仿真级仿真 第44页/共126页第四十五页，共126页。图图9-41 打开打开QuartusII工程进行编译工程进行编译(biny)和时序仿真和时序仿真 9.2.59.2.5使用使用QuartusIIQua

15、rtusII实现时序仿真实现时序仿真 第45页/共126页第四十六页，共126页。图图9-42 QuartusII工程工程(gngchng)VHDL程序实体程序实体 9.2.59.2.5使用使用QuartusIIQuartusII实现时序仿真实现时序仿真 第46页/共126页第四十七页，共126页。图图9-43 打开打开QuartusII工程的工程的vec仿真仿真(fn zhn)激励文件激励文件 9.2.59.2.5使用使用QuartusIIQuartusII实现时序仿真实现时序仿真 第47页/共126页第四十八页，共126页。图图9-44设置设置(shzh)仿真文件路径仿真文件路径 9.2.

16、59.2.5使用使用QuartusIIQuartusII实现时序仿真实现时序仿真 第48页/共126页第四十九页，共126页。图图9-45 sinout工程的工程的QuartusII仿真仿真(fn zhn)波形（门级时序仿真波形（门级时序仿真(fn zhn)） 9.2.59.2.5使用使用QuartusIIQuartusII实现时序仿真实现时序仿真 9.2.69.2.6硬件测试与硬件实现硬件测试与硬件实现 第49页/共126页第五十页，共126页。图图9-46 准备准备(zhnbi)建立建立subsystem 9.2.59.2.5使用使用QuartusIIQuartusII实现时序仿真实现时序

17、仿真 第50页/共126页第五十一页，共126页。图图9-47 建立建立(jinl)subsystem后后 9.2.59.2.5使用使用QuartusIIQuartusII实现时序仿真实现时序仿真 第51页/共126页第五十二页，共126页。图图9-48 subsin/subsystem子系统图子系统图 9.2.59.2.5使用使用QuartusIIQuartusII实现时序实现时序(sh x)(sh x)仿真仿真 第52页/共126页第五十三页，共126页。图图9-49 修改修改(xigi)子系统名子系统名 9.2.59.2.5使用使用QuartusIIQuartusII实现时序仿真实现时序

18、仿真 第53页/共126页第五十四页，共126页。图图9-50 修改修改(xigi)SubSystem的端口的端口 9.2.59.2.5使用使用QuartusIIQuartusII实现时序仿真实现时序仿真 第54页/共126页第五十五页，共126页。图图9-51 顶层顶层(dn cn)图的改变图的改变 9.2.59.2.5使用使用QuartusIIQuartusII实现时序仿真实现时序仿真 第55页/共126页第五十六页，共126页。图图9-52 含含subsystem的的subsint模型模型(mxng) 9.2.59.2.5使用使用QuartusIIQuartusII实现时序仿真实现时序仿

19、真 第56页/共126页第五十七页，共126页。图图9-53 Scope1波形图波形图 9.2.59.2.5使用使用QuartusIIQuartusII实现实现(shxin)(shxin)时序仿真时序仿真 第57页/共126页第五十八页，共126页。图图9-54 Scope波形图波形图 9.2.59.2.5使用使用QuartusIIQuartusII实现时序实现时序(sh x)(sh x)仿真仿真 第58页/共126页第五十九页，共126页。图图9-55 SubSystem设置设置(shzh) 9.2.59.2.5使用使用QuartusIIQuartusII实现时序仿真实现时序仿真 第59页/

20、共126页第六十页，共126页。图图9-56 编辑编辑(binj)singen的的“Mask type” 9.2.59.2.5使用使用QuartusIIQuartusII实现时序仿真实现时序仿真 第60页/共126页第六十一页，共126页。图图9-57 DDS系统系统(xtng) 9.4.1 DDS9.4.1 DDS模块设计模块设计 第61页/共126页第六十二页，共126页。图图9-58 DDS子系统子系统SubDDS 9.4.1 DDS9.4.1 DDS模块模块(m kui)(m kui)设计设计 第62页/共126页第六十三页，共126页。 9.4.1 DDS9.4.1 DDS模块模块(

21、m kui)(m kui)设计设计 Freqword模块：（模块：（Altbus）库：库：Altera DSP Builder中中IO & Bus库库参数参数“Bus Type”设为设为“signed Integer”参数参数“Node Type”设为设为“Input port”参数参数“number of bits”设为设为“32” Phaseword模块：（模块：（Altbus）库：库：Altera DSP Builder中中IO & Bus库库参数参数“Bus Type”设为设为“signed Integer”参数参数“Node Type”设为设为“Input port”参数参数“num

22、ber of bits”设为设为“32” 第63页/共126页第六十四页，共126页。 9.4.1 DDS9.4.1 DDS模块模块(m kui)(m kui)设计设计 Amp模块：（模块：（Altbus）库：库：Altera DSP Builder中中IO & Bus库库参数参数“Bus Type”设为设为“signed Integer”参数参数“Node Type”设为设为“Input port”参数参数“number of bits”设为设为“10” DDSout模块：（模块：（Altbus）库：库：Altera DSP Builder中中IO & Bus库库 参数参数“Bus Type

23、”设为设为“signed Integer”参数参数“Node Type”设为设为“Output port”参数参数“number of bits”设为设为“10” 第64页/共126页第六十五页，共126页。 9.4.1 DDS9.4.1 DDS模块模块(m kui)(m kui)设计设计 Parallel Adder Subtractor模块：模块：（Parallel Adder Subtractor）库：库：Altera DSP Builder中中Arithmetic库库参数参数“Number of Inputs”设为设为“2”“Add(+)Sub(-)”设为设为“+”选择选择“Pipel

24、ine”参数参数“Clock Phase Selection”Delay模块：（模块：（Delay）库：库：Altera DSP Builder中中Storage库库参数参数“Depth”设为设为“1”参数参数“Clock Phase Selection”设为设为“1” 第65页/共126页第六十六页，共126页。 9.4.1 DDS9.4.1 DDS模块模块(m kui)(m kui)设计设计 Phaseword1模块：模块：（Altbus）库：库：Altera DSP Builder中中IO & Bus库库参数参数“Bus Type”设为设为“signed Integer”参数参数“Nod

25、e Type”设为设为“Internal Node”参数参数“number of bits”设为设为“32” Parallel Adder Subtractor1模块：模块：（Parallel Adder Subtractor）库：库：Altera DSP Builder中中Arithmetic库库参数参数“Number of Inputs”设为设为“2”“Add(+)Sub(-)”设为设为“+”选择选择“Pipeline”参数参数“Clock Phase Selection” 第66页/共126页第六十七页，共126页。 9.4.1 DDS9.4.1 DDS模块模块(m kui)(m kui

26、)设计设计 BusConversion2模块：模块：（BusConversion）库：库：Altera DSP Builder中中IO & Bus库库参数参数“Input Bus Type”设为设为“signed Integer”参数参数“Input number of bits.”设为设为32参数参数“Output Bus Type”设为设为“Signed Integer”参数参数“Output number of bits.”设为设为“10”参数参数“Input Bit Connected to Output MSB”设为设为“31”参数参数“Input Bit Connected to

27、Output LSB”设为设为“22”使用使用“Round” Product模块：模块：（Product）库：库：Altera DSP Builder中中Arithemtic库库参数参数“Pipeline”设为设为“2”参数参数“Clock Phase Selection”设为设为“1”不选择不选择“Use LPM” 第67页/共126页第六十八页，共126页。 9.4.1 DDS9.4.1 DDS模块模块(m kui)(m kui)设计设计 BusConversion3模块：模块：（BusConversion）库：库：Altera DSP Builder中中IO & Bus库库参数参数“In

28、put Bus Type”设为设为“signed Integer”参数参数“Input number of bits.”设为设为“20”参数参数“Output Bus Type”设为设为“Signed Integer”参数参数“Output number of bits.”设为设为“10”参数参数“Input Bit Connected to Output MSB”设为设为“18”参数参数“Input Bit Connected to Output LSB”设为设为“9”使用使用“Round”使用使用“Saturate” 第68页/共126页第六十九页，共126页。图图9-59 DDS系统系统

29、(xtng)输出波形输出波形 9.4.1 DDS9.4.1 DDS模块设计模块设计 第69页/共126页第七十页，共126页。图图9-60 DDS系统系统(xtng)输出波形输出波形 9.4.1 DDS9.4.1 DDS模块设计模块设计 第70页/共126页第七十一页，共126页。图图9-61 FSK调制调制(tiozh)模型模型 9.4.2 FSK9.4.2 FSK调制器设计调制器设计 第71页/共126页第七十二页，共126页。图图9-62 FSK调制的调制的Sinulink仿真仿真(fn zhn)结果结果 9.4.2 FSK9.4.2 FSK调制器设计调制器设计 第72页/共126页第七

30、十三页，共126页。图图9-63 正交信号正交信号(xnho)发生器发生器MDL模型模型 9.4.3 9.4.3 正交信号发生器设计正交信号发生器设计 第73页/共126页第七十四页，共126页。图图9-64 数字移相信数字移相信(xingxn)号发生器号发生器MDL模型模型 9.4.4 9.4.4 数控移相信号发生器设计数控移相信号发生器设计 第74页/共126页第七十五页，共126页。图图9-65 数字移相信数字移相信(xingxn)号发生器输出波形号发生器输出波形 9.4.4 9.4.4 数控移相信号发生器设计数控移相信号发生器设计 第75页/共126页第七十六页，共126页。图图9-6

31、6 AM发生器模型发生器模型(mxng) 9.4.5 9.4.5 幅度调制信号发生器设计幅度调制信号发生器设计 )1 (drFmamFF9-4 第76页/共126页第七十七页，共126页。图图9-67 AM模型仿真模型仿真(fn zhn)波形波形 9.4.5 9.4.5 幅度调制信号发生器设计幅度调制信号发生器设计 第77页/共126页第七十八页，共126页。图图9-68 线性反馈线性反馈(fnku)移位寄存器的构成移位寄存器的构成 9.5.1 9.5.1 伪随机序列伪随机序列 z-1z-1z-1z-1C1+C2+z-1+Cn-2Cn-1Cn=1输出niiixCxF0)(（9-5 ）125 x

32、x（9-6 ）第78页/共126页第七十九页，共126页。图图9-69 m序列序列(xli)发生器模型发生器模型 9.5.1 9.5.1 伪随机序列伪随机序列 第79页/共126页第八十页，共126页。图图9-70 修改修改(xigi)后的后的m序列发生器模型序列发生器模型 9.5.1 9.5.1 伪随机序列伪随机序列 第80页/共126页第八十一页，共126页。图图9-71 m序列发生器序列发生器Simulink仿真仿真(fn zhn)结果结果 9.5.1 9.5.1 伪随机序列伪随机序列 第81页/共126页第八十二页，共126页。 9.5.2 9.5.2 帧同步帧同步(tngb)(tng

33、b)检出检出 , 0, 1, 0,)(1nxxjRjnijxinjnjj00 （9-7） 第82页/共126页第八十三页，共126页。图图9-72 帧同步帧同步(tngb)检出模型检出模型 9.5.2 9.5.2 帧同步检出帧同步检出 第83页/共126页第八十四页，共126页。图图9-73 bxp1m子系统子系统 9.5.2 9.5.2 帧同步帧同步(tngb)(tngb)检出检出 第84页/共126页第八十五页，共126页。图图9-74 bxn1m子系统子系统 9.5.2 9.5.2 帧同步帧同步(tngb)(tngb)检出检出 第85页/共126页第八十六页，共126页。图图9-75 帧

34、同步的巴克码检测帧同步的巴克码检测(jin c)仿真结果仿真结果 9.5.2 9.5.2 帧同步检出帧同步检出 第86页/共126页第八十七页，共126页。图图9-76 插入插入HIL的的Simulink模型硬件仿真模型硬件仿真(fn zhn)说明图说明图 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 1首先完成一个首先完成一个Simulink模型设计模型设计 第87页/共126页第八十八页，共126页。图图9-77 扫频滤波信号扫频滤波信号(xnho)发生器发生器Simulink模型图，文件名模型图，文件名freqsweep.mdl 9.6.1 HIL9.6.1 HIL仿真流程仿真流

35、程 1首先完成一个首先完成一个Simulink模型设计模型设计 第88页/共126页第八十九页，共126页。图图9-78 扫频滤波信号发生器算法（软件）仿真扫频滤波信号发生器算法（软件）仿真(fn zhn)波形波形 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 1首先完成一个首先完成一个Simulink模型设计模型设计 第89页/共126页第九十页，共126页。图图9-79 SignalCompiler对扫频滤波信号发生器进行对扫频滤波信号发生器进行(jnxng)转换、综合和适配转换、综合和适配 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 2通过通过DSP Builder转化

36、成转化成QuartusII的工程的工程 第90页/共126页第九十一页，共126页。图图9-80 消去原设计消去原设计(shj)，加入，加入HIL模块模块 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 3用用HIL模块取代设计模型的所有电路模块取代设计模型的所有电路 第91页/共126页第九十二页，共126页。图图9-81 向向Simulink图中拖入图中拖入HIL模块模块(m kui) 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 3用用HIL模块取代设计模型的所有电路模块取代设计模型的所有电路 第92页/共126页第九十三页，共126页。图图9-82 HIL模块模块(m k

37、ui)工程加载与参数设置窗工程加载与参数设置窗 4HIL模块参数设置模块参数设置 第93页/共126页第九十四页，共126页。图图9-83 HIL模块模块(m kui)编译与编程窗编译与编程窗 4HIL模块参数设置模块参数设置 第94页/共126页第九十五页，共126页。图图9-84 加入了加入了HIL模块模块(m kui)的扫频滤波电路模型的扫频滤波电路模型 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 5进行进行HIL硬件仿真硬件仿真 第95页/共126页第九十六页，共126页。图图9-84 加入了加入了HIL模块的扫频滤波电路模块的扫频滤波电路(dinl)模型模型 9.6.1 H

38、IL9.6.1 HIL仿真流程仿真流程 5进行进行HIL硬件仿真硬件仿真 第96页/共126页第九十七页，共126页。图图9-86 利用专用利用专用(zhunyng)编程模块向编程模块向FPGA下载下载 5进行进行HIL硬件仿真硬件仿真 第97页/共126页第九十八页，共126页。图图9-87 加入了加入了HIL模块模块(m kui)的的FSK模型模型 9.6.2 FSK9.6.2 FSK的的HILHIL仿真仿真 第98页/共126页第九十九页，共126页。图图9-88 加入加入(jir)了了HIL模块的模块的FSK模型中方波信号参数设置窗口模型中方波信号参数设置窗口 9.6.2 FSK9.6

39、.2 FSK的的HILHIL仿真仿真 第99页/共126页第一百页，共126页。图图9-89 加入加入(jir)了了HIL模块的模块的FSK模型中仿真参数设置窗口模型中仿真参数设置窗口 9.6.2 FSK9.6.2 FSK的的HILHIL仿真仿真 第100页/共126页第一百零一页，共126页。图图9-90加入了加入了HIL模块模块(m kui)的的FSK模型仿真波形图模型仿真波形图 9.6.2 FSK9.6.2 FSK的的HILHIL仿真仿真 第101页/共126页第一百零二页，共126页。图图9-91 9-91 由状态机模块和双口由状态机模块和双口RAMRAM构成构成(guchng)(gu

40、chng)的的FIFOFIFO存储器电路存储器电路fifo_control.mdl fifo_control.mdl 9.7.1 FIFO9.7.1 FIFO控制状态机设计示例控制状态机设计示例 第102页/共126页第一百零三页，共126页。图图9-92 加减计数器模块加减计数器模块(m kui)Up_Down_Counter内部电路内部电路 9.7.1 FIFO9.7.1 FIFO控制状态机设计示例控制状态机设计示例 第103页/共126页第一百零四页，共126页。图图9-93 状态机转换状态机转换(zhunhun)表图表图 9.7.1 FIFO9.7.1 FIFO控制状态机设计示例控制状

41、态机设计示例 第104页/共126页第一百零五页，共126页。图图9-94 库中默认库中默认(mrn)状态机表模块状态机表模块 9.7.1 FIFO9.7.1 FIFO控制状态机设计示例控制状态机设计示例 第105页/共126页第一百零六页，共126页。表表9-1 FIFO控制器状态控制器状态(zhungti)转换表转换表 9.7.1 FIFO9.7.1 FIFO控制状态机设计示例控制状态机设计示例 当前状态当前状态条件条件次态次态empty(push =1) & (count_in!=250)push_not_fullempty(push =0) & (pop=0)idlefull(push

42、 =0) & (pop=0)idlefull(pop=1)pop_not_emptyidle(pop =1) & (count_in = 0)emptyidlepush =1push_not_fullidle(pop =1) & (count_in! = 0)pop_not_emptyidle(push =1) & (count_in=250)fullpop_not_empty(push =0) & (pop=0)idlepop_not_empty(pop =1) & (count_in = 0)emptypop_not_empty(push =1) & (count_in!=250)push

43、_not_fullpop_not_empty(pop =1) & (count_in! = 0)pop_not_emptypop_not_empty(push =1) & (count_in=250)fullpush_not_full(push =0) & (pop=0)idlepush_not_full(push =1) & (count_in=0)emptypush_not_full(push =1) & (count_in!=250)push_not_fullpush_not_full(push =1) & (count_in=250)fullpush_not_full(pop =1)

44、& (count_in! = 0)pop_not_empty第106页/共126页第一百零七页，共126页。图图9-95 状态机模块状态机模块(m kui)图图 9.7.2 9.7.2 状态机设计流程状态机设计流程 第107页/共126页第一百零八页，共126页。图图9-96 状态机表的状态机表的“Inputs”页页 9.7.2 9.7.2 状态机设计状态机设计(shj)(shj)流程流程 第108页/共126页第一百零九页，共126页。图图9-97 状态机表的状态机表的“States”页页 9.7.2 9.7.2 状态机设计状态机设计(shj)(shj)流程流程 第109页/共126页第一百

45、一十页，共126页。表表9-2 定义条件描述的条件操作符的优先定义条件描述的条件操作符的优先(yuxin)级别级别 9.7.2 9.7.2 状态机设计流程状态机设计流程 比较操作符比较操作符说明说明优先级优先级示例示例- unary)负负1-1()括号括号1(1)=数值相等数值相等2in1=5!=不等于不等于2in1!=5大于大于2in1in2=大于等于大于等于2in1=in2小于小于2in1in2=小于等于小于等于2in1=4) 或或2(in1=in2) (in1=in2)第110页/共126页第一百一十一页，共126页。表表9-3 顺序顺序(shnx)计算判断示例计算判断示例 9.7.2

46、9.7.2 状态机设计流程状态机设计流程 当前状当前状条件条件次态次态Idle(pop =1) & (count_in = 0)emptyIdlepush =1push-_not_fullIdle(pop =1) & (count_in! = 0)pop_not_emptyIdle(push =1) & (count_in=250)full第111页/共126页第一百一十二页，共126页。 9.7.2 9.7.2 状态机设计状态机设计(shj)(shj)流程流程 【例例9-1】 IF (pop_sig=1) AND (conut_in_sig=0) THEN next_state = empt

47、y_st；ELSIF (push_sig=1) THEN next_state = push_not_full_st ;ELSIF (pop_sig=1) AND (conut_in_sig / =0) THEN next_state = pop_not_empty_st ;ELSIF (push_sig=1) AND (conut_in_sig =250) THEN next_state = full_st ;ELSE next_state = idle_st ;END IF ;第112页/共126页第一百一十三页，共126页。表表9-4 表表9-3的改变的改变(gibin) 9.7.2 9

48、.7.2 状态机设计流程状态机设计流程 当前状当前状条件条件次态次态Idle(pop =1) & (count_in = 0)emptyIdle(push =1) & (count_in=250)fullIdle(pop =1) & (count_in! = 0)pop_not_emptyIdlepush =1push-_not_full第113页/共126页第一百一十四页，共126页。 9.7.2 9.7.2 状态机设计状态机设计(shj)(shj)流程流程 【例例9-2】IF (pop_sig=1) AND (conut_in_sig=0) THEN next_state = empty_

49、st ;ELSIF (pop_sig=1) AND (conut_in_sig / =0) THENnext_state = pop_not_empty_st ;ELSIF (push_sig=1) AND (conut_in_sig =250) THEN next_state = full_st ;ELSIF (push_sig=1) THEN next_state = push_not_full_st ; ELSE next_state = idle_st ;END IF ; 第114页/共126页第一百一十五页，共126页。 图图9-98 State Mahine Builder Design Rule Check页面页面(y min) 9.7.2 9.7.2 状态机设计流程状态机设计流程 第115页/共126页第一百一十六页，共126页。 图图9-99 设定了状态机后的表格设定了状态机后的表格(biog)模块模块 9.7.2 9.7.2 状态机设计流程状态机设计流程 第116页/