VLSI电路与系统CHAP4P4x

1、CHAPTRUE 4PART 4锁存器与触发器 是大多数时序电路的基本构件 锁存器（锁存器（LatchLatch） 根据输入，直接改变其输出（无使能端）根据输入，直接改变其输出（无使能端） 有使能端时，在时钟信号的有效电平之内都可有使能端时，在时钟信号的有效电平之内都可根据数据直接改变其输出状态根据数据直接改变其输出状态 触发器（触发器（Flip-FlopFlip-Flop，F/FF/F） 只在时钟信号的有效边沿改变其输出状态只在时钟信号的有效边沿改变其输出状态锁存器与触发器 *S-R锁存器锁存器 *具有使能端的具有使能端的S-R锁存器锁存器 D锁存器锁存器 边沿触发式边沿触发式D触发器触发器

2、 具有使能端的边沿触发式具有使能端的边沿触发式D触发器触发器 扫描触发器扫描触发器(SCAN D-FF) 边沿触发式边沿触发式J-K触发器触发器 T触发器触发器S-R锁存器的功能描述S QR QL逻辑符号逻辑符号S QR Q逻辑符号逻辑符号QQLRSresetset清清0置置10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1S R0100110*0*QnQn+1状态转移真值表状态转移真值表0 00 11 01 1S R维持原态维持原态0 11 0 0* 0*Q QL功功 能能 表表tpw(min)0 00 11 01 1S R维持原态维持原态0 11 0 0*

3、0*Q QLSRQtpLH(SQ)tpLH(SQ)SRQQL传播传播延迟延迟最小最小脉冲脉冲宽度宽度S-R锁存器的动作特点 输入信号在全部有效电平内，都能直接改变锁存器的状态（直接置位复位触发器） 输入端需遵守约束条件 抗干扰能力最低 当S=R=1，然后同时取消时 S和R端输入信号脉冲宽度过小 S和R端输入信号同时取反锁存器进锁存器进入亚稳态入亚稳态具有使能端的S-R锁存器SRCQQLS_LR_L0 X X1 0 01 0 11 1 01 1 1C S R维持原态维持原态维持原态维持原态0 11 0 1* 1*Q QL 功能表功能表(1). C = 0时：时： 维持原态维持原态(2). C =

4、 1时：时： 与与S-R锁存器相似锁存器相似注意：当注意：当S=R=1时，若时，若C由由10， 则下一状态不可预测。则下一状态不可预测。 逻逻 辑辑 符符 号号SCRQQ 又称又称“时钟时钟S-RS-R锁存器锁存器”0 X X1 0 01 0 11 1 01 1 1C S R维持原态维持原态维持原态维持原态0 11 0 1* 1*Q QL时钟时钟S-RS-R锁存器时序图锁存器时序图QSRC动作特点动作特点：输入信号在时钟：输入信号在时钟（使能端）有效期间，都能（使能端）有效期间，都能直接改变触发器的状态。直接改变触发器的状态。D锁存器D = 1时，时，Q = 1C = 0，QQLSRDC数据数

5、据输入端输入端控制端控制端ENABLECLK、G输出状态保持不变输出状态保持不变输出随输入状态而改变输出随输入状态而改变C = 1，D = 0时，时，Q = 0Q = D透明锁存器透明锁存器C D Q QL1 0 0 11 1 1 00 X 保保 持持D锁存器锁存器功能表功能表D QC Q逻辑符号逻辑符号特征方程：特征方程：Qn+1 = D（C=1）01D=1D=0D=1D=001D01Qn+1状态转移真值表状态转移真值表D锁存器的功能描述状态图状态图QDCtpLH(CQ)tpHL(DQ)tpLH(DQ)tpHL(CQ)在在C C的下降沿附近有一个的下降沿附近有一个时间窗时间窗这段时间内这段时

6、间内D D输入一定不能变化输入一定不能变化tsetup建立时间建立时间setup timethold保持时间保持时间hold timeD D锁存器的时序图锁存器的时序图利用COMS传输门的D锁存器QLQTGTGDCENEN_LABCMOSCMOS传输门传输门TG利用COMS传输门的D锁存器QLQTG1TG2DCC = 0 TG1 断开断开 TG2 连通连通保持原态保持原态Q_LQ利用COMS传输门的D锁存器QLQTG1TG2DCC = 1 TG1 连通连通 TG2 断开断开 QL = D Q = DC D Q QL1 0 0 11 1 1 00 X 保保 持持功能表功能表触发器只在时钟信号的边

7、沿改变其输出状态CLK正边沿正边沿上升沿上升沿负边沿负边沿下降沿下降沿D触发器D QC QD QC QQQLDCLKCLK=0时，时，CLK=1时，时，主锁存器工作，接收输入信号主锁存器工作，接收输入信号 Qm = D从锁存器不工作，输出从锁存器不工作，输出 Q 保持不变保持不变主锁存器不工作，主锁存器不工作，Qm 保持不变保持不变从锁存器工作，将从锁存器工作，将 Qm 传送到输出端传送到输出端主主 master从从 slaveQm 主从结构主从结构DCLKQQmD QC QD QC QQQLDCLKQmDCLKQD CLK Q QL0 0 11 1 0X 0 保保 持持X 0 保保 持持功功

8、能能表表D Q CLK Q逻辑符号逻辑符号表示边沿触发特性表示边沿触发特性DCLKQDCLKQD D锁存器锁存器D D触发器触发器 边沿有效边沿有效电平有效电平有效触发器的应用利用触发器作为移位寄存器（图利用触发器作为移位寄存器（图1 1）思考：能否将触发思考：能否将触发器改为锁存器器改为锁存器( (图图2)2)DCLKQ1QD QC QD QC QQDCLKlatchlatch（图（图2 2）Q1D Q CLK QD Q CLK QQDCLKF / FF / F（图（图1 1）Q1D触发器的定时参数 传播延迟（CLKQ）tpLH(CQ) tpHL(CQ) tsetup建立时间建立时间 tho

9、ld 保持时间保持时间建立时间（输入信号先于时钟到达的时间）建立时间（输入信号先于时钟到达的时间）保持时间（有效时钟沿后输入信号保持的时间）保持时间（有效时钟沿后输入信号保持的时间）D CLKQ利用利用CMOS传输门实现传输门实现 主从结构主从结构从触发器从触发器主触发器主触发器回顾：利用回顾：利用COMSCOMS传输门的传输门的D D锁存器锁存器CLKQQLD利用与非门传输门实现利用与非门传输门实现 主从结构主从结构具有预置和清零端的正边沿D触发器PR_LCLR_LPRD Q CLK QCLR PR（preset）、）、CLR（clear）相当于：相当于： S（set） 、 R（reset）

10、通常用于初始化电路状态、测试等通常用于初始化电路状态、测试等具有预置和清零端的正边沿具有预置和清零端的正边沿D D触发器时序图（异步）触发器时序图（异步）CLKPR_LCLR_LQL负边沿触发的D触发器D QC QD QC QQQNDCLKD Q CLK QD QC QD QC QQQLDCLK正边沿触发正边沿触发2 2选选1 1多路复用器多路复用器具有使能端的D触发器D Q CLK QDENCLKQQLEN有效（有效（=1） 选择外部选择外部D输入输入EN无效（无效（=0） 选择触发器当前的输出选择触发器当前的输出D QEN CLK Q逻辑符号逻辑符号动态参数 保证触发器在工作时能可靠翻转

11、锁存器的动态参数 输入信号宽度：tW 2tpd 传输延迟时间： tPLH / tPHL 从输入信号到达，到触发器输出新态稳定建立 与非：tPLH = tpd 、tPHL = 2tpd 或非：tPLH = 2tpd 、tPHL = tpd 说明： tpd表示一个门的延迟时间触发器的动态参数 建立时间 tset 输入信号应先于时钟信号到达的时间 保持时间 thold 时钟信号到达后，输入信号需要保持的时间 最高时钟频率 fmax 为保证触发器可靠翻转，时钟脉冲必须满足的参数 传输延迟时间 tpHL/tpLH 从时钟脉冲触发边沿算起，到触发器建立起新状态D QC QD QC QD QC QD QC

12、QDIN3:0 WRDOUT3:0RD多位锁存器和寄存器回顾：回顾：锁存器的应用锁存器的应用 多位锁存器多位锁存器寄存器（寄存器（register）共用同一时钟的多个共用同一时钟的多个D 触发器组合在一起触发器组合在一起通常用来存储一组通常用来存储一组相关的二进制数。相关的二进制数。4位寄存器74x1756 6位寄存器位寄存器74x17474x1741D2D3D4DCLKCLR_L8位寄存器74x37474x374（三态输出）（三态输出） OE输出使能输出使能74x37774x377（时钟使能）（时钟使能）74x27374x273（异步清零）（异步清零）CLK74x37474x374（输出使能

13、）（输出使能）74x37774x377（时钟使能）（时钟使能）ENEN二选一多路复用结构二选一多路复用结构寄存器（寄存器（registerregister）和锁存器（）和锁存器（latchlatch）有什么区别？）有什么区别？ 寄存器：边沿触发特性寄存器：边沿触发特性 锁存器：锁存器：C C有效期间输出跟随输入变化有效期间输出跟随输入变化74x374输出使能输出使能8位寄存器位寄存器74x373输出使能输出使能8位锁存器位锁存器开关消抖+5VSW_LDSW开关闭合开关闭合SW_LDSW开关开关打开打开闭合闭合第第1次接触次接触触点触点抖动抖动SW_LDSW理想情况理想情况SW_LSW0011S

14、W_LSW0011开关闭合开关闭合0011SW_LSW0011SW_LSW1100SW_LSWDSW开关闭合开关闭合QQLS QR Q+5V总线保持电路ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDATA计数器类电路 模（modulus）：循环中的状态个数 模m计数器（又称 m分频计数器） n位二进制计数器状态图中包含有一个循环的任何时钟时序电路状态图中包含有一个循环的任何时钟时序电路S1S2S3SmS5S4ENENENENENENENENENENENENEN具有清零与预置数功能的同步二进制加计数器1 0 1

15、 1 0 1 1+ 11 0 1 1 1 0 0在多位二进制数的末位加在多位二进制数的末位加 1，仅当第仅当第 i 位以下的各位都为位以下的各位都为 1 时，时，第第 i 位的状态才会改变。位的状态才会改变。最低位的状态每次加最低位的状态每次加1都要改变。都要改变。对于对于D触发器：触发器：Q* = DDi = (Qi-1 Q1 Q0) QD Q CLK Q= EN Q考虑考虑 T 触发器：触发器：Q* = EN Qq 利用利用 D D 触发器实现：触发器实现：D0 = 1 Q = QCLKEN同步清零和预置数同步清零和预置数Q0Q1Q2Q3D0D1D2D3LD_LCLR_LA计数功能的电路计

16、数功能的电路Qi* = (Qi-1 Q1 Q0) QQA同步清零和预置数功能同步清零和预置数功能4位二进制计数器74x163CLR同步清零同步清零LD同步预置数同步预置数RCO进位输出进位输出ENPENT使能端使能端进位输出清零进位输出清零4位二进制计数器74x16374x163的功能表的功能表01111CLK工作状态工作状态同步清零同步清零同步置数同步置数保持保持保持保持, ,RCO=0计数计数CLR_L LD_L ENP ENT0111 0 1 0 1 174x161异步清零异步清零其它计数器-不同数基 74x160、74x1621位十进制（BCD）加法计数器（异、同步清零）0123456

17、7890QAQBQCQDQC、QD都是十分频，但占空比不是都是十分频，但占空比不是50其它计数器-不同计数顺序二进制减计数器：二进制减计数器：在多位二进制数在多位二进制数的末位减的末位减 1，仅当第，仅当第 i 位以下的各位都位以下的各位都为为 0 时，第时，第 i 位的状态才会改变。最低位的状态才会改变。最低位的状态每次减位的状态每次减1都要改变。都要改变。其它计数器-计数顺序可逆转 74x169 可逆计数器UP/DNUP/DN = 1 加法计数（升序）加法计数（升序）UP/DN = 0 减法计数（降序）减法计数（降序）使能输入使能输入进位输出进位输出低电平有效低电平有效ABCG1G2AG2

18、BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDATA如何控制地址端自动如何控制地址端自动轮流选择输出轮流选择输出Y0Y7 计数器的应用计数器的应用二进制计数器状态的译码若在一次状态转移中有若在一次状态转移中有2 2位或多位计数位同时变化，位或多位计数位同时变化，译码器输出端可能会产生译码器输出端可能会产生“尖峰脉冲尖峰脉冲” 功能性冒险功能性冒险01234567012 CLK 8 8位寄存器位寄存器还有更好的办法。还有更好的办法。改进：消除改进：消除“毛刺毛刺”移位寄存器（shift register）串行输入串行输入seria

19、l inputSERINSEROUT串行输出串行输出serial output串入串出移位寄存器串入串出移位寄存器可以使一个信号延迟可以使一个信号延迟n n 个时钟周期之后再输出个时钟周期之后再输出串入并出移位寄存器结构串入并出移位寄存器结构串入串入serial-inSERIN1Q2QNQ并出并出parallel-out可以用来完成可以用来完成串并转换串并转换serial-to-parallelconversion并入串出移位寄存器结构并入串出移位寄存器结构多路复用结构多路复用结构LOAD/SHIFTSERINSEROUT并入并出移位寄存器结构并入并出移位寄存器结构LOAD/SHIFTSERI

20、N1Q2QNQMSI移位寄存器 CLKCLRSERASERB74x164QAQBQCQDQEQFQGQH CLK CLKINHSH/LDCLRSERABCDEFGH QH74x166SERASERB4位通用移位寄存器74x194 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194S1 S0 功能功能0 0 保持保持0 1 右移右移1 0 左移左移1 1 载入载入左移输入左移输入右移输入右移输入4位通用移位寄存器74x19400S1S0保持保持S1 S0S1 S010左移左移01右移右移11载入载入Qi* = S1S0Qi + S1S0Qi-1 + S1S0Qi+1 +

21、 S1S0INi通用移位寄存器S1 S0 功能功能0 0 保持保持0 1 右移右移1 0 左移左移1 1 载入载入LIN QHHQHCLR GQG CLK FQFS1 EQES0 DQDG1 CQCG2 BQBAQARIN QA74x299输入输出采用双向三态数据线输入输出采用双向三态数据线 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194 CLKCLRS1S0LIND QDC QCB QBA QARINCLKCLRS1S0LINRIN移移位位寄寄存存器器的的扩扩展展并行输入并行输入（8 8位）位）并行并行输出输出8 8位位移位寄存器计数器D0 = F ( Q0 ,

22、 Q1 , , Qn-1 )反反 馈馈 逻逻 辑辑D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3一般结构：一般结构：移位寄存器型计数器一般结构：一般结构：反反 馈馈 逻逻 辑辑D0 = F ( Q0 , Q1 , , Qn-1 )环形计数器：环形计数器：1000010000100001最简单的：最简单的：D0 = Qn-1反反 馈馈 逻逻 辑辑自校正的：自校正的：D0 = (Qn-2 + + Q1 + Q0)0111101111011110(Qn-2 Q1 Q0) D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1

23、FF2FF31000010000010010有效状态有效状态其他状态其他状态环型计数器D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF31000010000010010D0 D1 D2 D3 非自启动的非自启动的无效状态无效状态D0 = Qn-1有效状态有效状态无效状态无效状态D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF31000010000010010D0 D1 D2 D3自启动的自启动的自校正的自校正的扭环计数器（Johnson Counter）D Q CK QD Q CK QD Q CK QD Q

24、 CK QCLKFF0FF1FF2FF3D0 = Qn-100001000110011101111011100110001无效无效有效的状态循环有效的状态循环线性反馈移位寄存器（LFSR）计数器LFSR计数器计数器 有有 2n-1 种有效状态种有效状态 最大长度序列发生器最大长度序列发生器反反 馈馈 逻逻 辑辑D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3移位寄存器型计数器的一般结构移位寄存器型计数器的一般结构利用反馈逻辑可以实现利用反馈逻辑可以实现 模模2 2模模16 16 的计数器的计数器RESET_LCLOCK线性反馈移位寄存器（线性反馈移位寄存器（LFSRLFSR）计数器）计数器奇校验电路奇校验电路全全0态的下一状态？态的下一状态？反馈方程反馈方程 LFSR