最新Verilog课件 第十二讲 多时钟域数字系统设计例

1、第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系第十二讲第十二讲 多时钟域数字系统设计多时钟域数字系统设计v 多时钟域设计概念v 握手协议v FIFO（先入先出队列）概念v FIFO的地址指针分析v 同步FIFO设计v 异步FIFO设计v 实验要求第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系多时钟域设计概念多时钟域设计概念v 同步设计的时钟域：由一个同源时钟驱动的触发器集合称为一个时钟域。时钟域。DQCLK1CLK2DQDQDQv 跨时钟域信号：当一个信号跨越2个时钟域时，称跨时钟域信号。跨时钟域输入信号是一个异步信号

2、，接收该信号的电路需要对其进行同步。同步可以防止第一级存储单元（触发器）的亚稳态在新的时钟域里传播蔓延。 异步信号第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系多时钟域设计概念多时钟域设计概念v 单比特异步信号同步：同步实现方法应具体电路具体分析，核心是减小亚稳态的影响。如前所述，最简单的同步电路如下图。v 多比特异步信号同步：在许多应用中，跨时钟域传送的不只是简单的信号，数据总线、地址总线和控制总线都会同时跨域传输。此时的有效方法是握手协议和 FIFO 缓冲。 FF2DQFF1DQSignal synched to CLK2(同步于CLK2的信号)Sig

3、nal from CLK1 domain(CLK1的相关信号)CLK2Guards against metastability(防止不确定状态)第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系多时钟域设计概念多时钟域设计概念v 多比特信号同步时的重要规则多比特信号同步时的重要规则：不能单个信号输出至多个同步器。不能对数据或地址等总线的每一位单独使用同步器。v 一种解决总线同步问题的方法一种解决总线同步问题的方法：使用一个保持寄存器和握手信号。握手信号指示目的时钟域的电路何时可以对总线数据采样，源电路何时可以更换当前寄存器中保存的数据。如图：同步电路数据保持同

4、步电路数据采样ReqAckData电路A电路B第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系握手协议握手协议v 不同时钟域电路使用的握手协议有两种基本类型：全握手(Full-handshake)和部分握手(partial-handshake)。二种类型的握手都要用同步器，各有自己的优缺点。v 全握手全握手：双方电路在声明或中止各自的握手信号前都要等待对方的响应。如图：v 首先，电路 A 发出请求信号Req，然后电路 B 检测到Req有效后，发出响应信号Ack；当电路 A 检测到Ack有效后，中止自己的Req；最后，当电路 B 检测到Req无效后，它中止自己

5、的Ack。电路 A 检测到无效的Ack前，不会再发出新的Req。第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系握手协议握手协议v 通过检测请求与响应信号，全握手协议中每个电路都清楚地知道对方的状态，因此全握手协议可靠性高。不足之处是完成交互的整个过程要花费较多时钟周期（12个时钟周期）。v 部分握手部分握手：使用部分握手协议时，通信双方的电路都不等对方的响应就中止各自的握手信号，并继续执行握手命令序列。v 部分握手协议比全握手协议在可靠性方面稍弱。但是，由于无需等待对方电路的响应，完成交互的整个过程花费时间较少。 第十二第十二讲讲 多时钟域数字系统设计例多

6、时钟域数字系统设计例西安邮电学院通信工程系握手协议握手协议v 第一种部分握手方法：电路 A 以有效电平声明其请求信号，电路 B 则以一个单时钟宽度脉冲作为响应。v 注意，电路 A 中止请求信号后，延时至少要有一个时钟周期后，再发下一次请求信号；否则，电路 B 就不能区别前一个请求和新的请求。通过控制电路 A请求信号的延时，控制电路 B同步器接收到的脉冲间隔。 v 这种部分握手方法比全握手方法在 A、B 两个时钟域分别少用了两个和一个时钟周期。 第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系握手协议握手协议v 第二种部分握手方法：电路 A 用一个单时钟宽度脉

7、冲发出它的请求，而电路 B 也用一个单时钟宽度脉冲响应这个请求。v 通过控制电路 A请求信号的延时和电路 B响应信号的延时，可以控制同步器可靠接收握手脉冲。v 这种部分握手技术与全握手方法相比，在 A 时钟域少用三个时钟周期，在 B 时钟域也少用三个时钟周期。 第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系总线数据的总线数据的FIFOFIFO同步同步v 用握手同步方式，可以同步握手信号，但不能同步高速总线数据。总线数据通过保持寄存器传递，它在接收电路采样前一直保持稳定。注意，如果传输电路向接收电路传递数据太快，如达到时钟速率，则采用握手的总线同步失效。v

8、解决办法是使用 FIFO。一般使用 FIFO 的目的是实现速度匹配，在FIFO 较快的端口处理猝发的数据传输，而较慢的端口则维持恒定的数据流。虽然访问方式和速度不同，但进出 FIFO 的平均数据速率必须是相同的，否则 FIFO 就会出现上溢(overflow)或下溢(underflow)问题。v 与单寄存器设计相似，FIFO 将数据保存在寄存器或存储器中；同时FIFO需同步地址指针信号，用于判断何时可以把数据写入 FIFO 或从 FIFO 中读出。第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系FIFOFIFO（先入先出队列）概念（先入先出队列）概念 输入输

9、出信号说明：输入输出信号说明：写入侧信号为写入侧信号为wclkwclk时钟域：时钟域：wclk： 输入写时钟wdata：写入数据wrst_n：wclk时钟域电路复位，为0复位。winc： 写入使能，为1允许写。wfull： FIFO存储写满指示，为1指示写满。 输出侧信号为输出侧信号为rclkrclk时钟域：时钟域：rclk： 输出读时钟rdata： 读出数据rrst_n： rclk时钟域电路复位，为0复位。rinc： 读出使能，为1允许读。rempty：FIFO存储读空指示，为1指示读空。 FIFOwclkwdatawrst_nwincwfullrdatarclkrrst_nrincremp

10、ty第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系FIFOFIFO（先入先出队列）概念（先入先出队列）概念v FIFOFIFO功能功能：是一个先入先出的队列。如图所示，当写使能有效（winc1），FIFO队列存储器非满（wfull0）时，每个wclk的上升沿（或下降沿）写入wdata数据到异步FIFO的双口SRAM存储器中，写地址增加1；当读使能有效（rinc1），FIFO队列存储器非空（rempty0）时，每个rclk的上升沿（或下降沿）从异步FIFO的双口SRAM存储器中读出数据到rdata，读地址增加1。读写地址到最大后返回起始地址。当写地址赶上读地

11、址时FIFO满，当读地址赶上写地址时FIFO空。 写入读出第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系FIFOFIFO（先入先出队列）概念（先入先出队列）概念v同步FIFO的读写两个时钟同源，属于全同步设计。v异步FIFO有读写两个不同源时钟，属于多时钟域设计；异步FIFO常用于不同时钟域间的数据传输。v对跨时钟域信号处理应仔细全面考虑，防止设计缺陷；因异步信号处理电路的设计缺陷是很难通过仿真发现的。vFIFO设计关键：地址指针产生；空、满信号产生。第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系FIFOFIFO的地址

12、指针分析的地址指针分析 v 在复位时，读写地址指针都指向地址0。FIFO空指示rempty1，指示FIFO为空。v 读地址指针指向读出数据的存储单元，即输出数据rdata值为该单元值。v 写地址指针指向将写入数据的存储单元，即输入数据wdata在wclk上升沿写入该单元。v 在复位后，写指针先增加，即先写入后读出，正常工作时写地址总是超前于读地址。v FIFO空、满判别：当读写地址相等时，FIFO可能为空，也可能为满，需引入1bit附加地址位辅助判别。第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系FIFOFIFO的地址指针分析的地址指针分析 第十二第十二讲

13、讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系FIFOFIFO的地址指针分析的地址指针分析v因正常工作时写地址总是超前于读地址，设读地址为FIFO存储器的当前页，附加地址位记录写地址是在当前页或环回页。若读写附加地址位相等，则读写地址都在当前页；若读写附加地址位不相等，则写地址在环回页。v例1：读写附加地址位相等，表示读写地址都在当前页。 写入（0_0011）读出(0_0001)第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系FIFOFIFO的地址指针分析的地址指针分析v 例2：读写附加地址位相等，表示读写地址都在当前页；若此时读写地

14、址也相等；则表示读地址赶上写地址，FIFO读空。 写入（1_0011）读出(1_0011)v 例3：读写附加地址位不相等，表示写地址在环回页。 写入（1_0010）读出(0_0011)第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系FIFOFIFO的地址指针分析的地址指针分析v 例4：读写附加地址位不相等，表示写地址在环回页；若此时读写地址也相等；则表示写地址赶上读地址，FIFO写满。 写入（1_0011）读出(0_0011)第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系同步同步FIFO设计设计 v在同步FIFO中，wc

15、lk和rclk是同源时钟或相同时钟，处于同一个时钟域，共用一个复位rst_n，属于全同步设计。v同步FIFO的一种verilog设计描述如下： module syn_fifo (rdata, wfull, rempty, wdata, winc, wclk, rinc, rclk, rst_n);parameter DSIZE = 8; /采用参数的好处？parameter ASIZE = 4; output DSIZE-1:0 rdata;output wfull;output rempty;input DSIZE-1:0 wdata;input winc, wclk;input rinc,

16、 rclk, rst_n; reg ASIZE:0 wptr; / 写地址 reg ASIZE:0 rptr; / 读地址第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系同步同步FIFO设计设计parameter MEMDEPTH = 1ASIZE; / 5b1_0000reg DSIZE-1:0 ex_mem 0:MEMDEPTH-1;always (posedge wclk or negedge rst_n) / FIFO写操作if (!rst_n) wptr = 0;else if (winc & !wfull) beginex_memwptrASIZ

17、E-1:0 = wdata;wptr = wptr+1;endalways (posedge rclk or negedge rst_n) / FIFO读操作if (!rst_n) rptr = 0;else if (rinc & !rempty) rptr 8的二进制码变化为01111000，同时有4个比特变化。v 异步FIFO仿真验证问题。仿真验证异步FIFO的正确性需在后仿真阶段进行，且发现所有潜在问题几乎是不可能的。v 解决方法有两个，一是采用握手方式传输多比特异步信号；二是使用gray码编码解决多比特同时变化问题。v 握手方式空满判别存在较大延时，较好的方法是采用gray码编码的读写

18、地址方式。 第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系Gray码计数器码计数器 v Gray码是Frank Gray 在1953年提出的，它最大的优点是相邻码字间只有1比特的变化。Gray码计数器长度一般是2的N次方。v 如图示，为4比特Gray码到3比特Gray码转换。同时产生N比特Gray码到（N1）比特Gray码的计数器，这里称双N比特Gray码计数器。第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系双双N N比特比特GrayGray码计数器码计数器v 在双N比特Gray码计数器框图中，（N1）比特Gray码最

19、高比特位是通过对N比特Gray码的最高2比特进行“异或”产生，低（N2）比特与N比特Gray码相同。v 二进制到Gray码转换：gnext（bnext1） bnext;v Gray码到二进制转换：for(i=0; ii); 第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系异步异步FIFOFIFO设计设计v 根据前面的分析，可以设计异步FIFO框图： 第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系异步异步FIFOFIFO模块和读空判别模块和读空判别v fifomem.v：异步FIFO的数据存储器模块，典型的同步写入双口RA

20、M。v sync_r2w.v：异步FIFO的读地址信号到写时钟域同步模块。（注：强烈建议将异步信号同步电路设为一个单独的模块。）v sync_w2r.v：异步FIFO的写地址信号到读时钟域同步模块。v rptr_empty.v：异步FIFO的读地址和读空信号产生模块。v wptr_full.v：异步FIFO的写地址和写满信号产生模块。v FIFO空指示产生：如前分析，rgnext是读地址的N比特Gray码，rwptr2是wptr同步后写地址的N比特Gray码；若rgnextrwptr2，则FIFO读空。第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系异步异步

21、FIFOFIFO写满判别写满判别v FIFO满指示产生：wgnext是写地址的N比特Gray码，wrptr2是rptr同步后读地址的N比特Gray码； v 从N比特Gray码中产生N1比特Gray码的最高位。 w_2ndmsb = wgnextN wgnextN-1; wr_2ndmsb= wrptr2N wrptr2N-1;v 构成N1比特Gray码为： w_2ndmsb, wgnextN-2, wr_2ndmsb, wrptr2N-2。（注：必须先同步rptr，得到wrptr2，再由wrptr2产生N1比特Gray码用于比较，不能直接用读时钟域的rptr产生的N1比特Gray码）v 若N比

22、特Gray码最高位不等，即 wgnextN != wrptr2N; 且N1比特Gray码相等，即 w_2ndmsb = wr_2ndmsb, wgnextN-2:0 = wrptr2N-2:0；则FIFO写满。第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系异步异步FIFOFIFO空满指示产生例空满指示产生例第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系异步时钟速率不同的问题异步时钟速率不同的问题 v 在读写时钟速率不同时，会周期性产生在一个慢时钟周期内，出现2个快时钟有效沿的情况，即慢时钟域的同步采样值中，快时钟域的有

23、些地址值将会跳过，如图，这会产生问题吗？ 快时钟慢时钟v 问题1：Gray码的相邻值只有1比特变化，但在慢时钟域采样快时钟域信号时，会跳过一个码字采样，是否会产生多比特变化问题？v 问题2：假设写操作在快时钟域，在读操作地址增加前，写操作地址可能增加2次，若写操作地址增加1刚好为写满，写操作地址增加2次是否会出现FIFO溢出问题？（FIFO空问题类似） 第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系异步时钟速率不同的问题异步时钟速率不同的问题v 问题1解答：不会产生多比特变化问题。在异步信号同步中的多比特变化问题是指采样时钟沿变化时，可能发生异步信号的多个

24、比特跳变，产生不确定输出；本问题中虽然采样值可能发生多比特变化，但在采样时钟沿变化时最多只有1比特变化。v 问题2解答：本设计不会产生FIFO上溢问题。因为FIFO写满的判别电路在wclk时钟域内实现，当写地址增加1，并赶上读地址时，立即可以判别出FIFO写满，写地址将停止增加，防止FIFO溢出。若FIFO写满的判别电路在rclk时钟域内实现，问题2将可能出现。同理，因为FIFO读空的判别电路在rclk时钟域内实现，本设计也不会产生FIFO下溢问题。第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系异步异步FIFOFIFO设计的设计的HDLHDL描述描述顶层模

25、块顶层模块fifo.vfifo.v module fifo1 (rdata, wfull, rempty, wdata, winc, wclk, wrst_n, rinc, rclk, rrst_n);parameter DSIZE = 8;parameter ASIZE = 4;output DSIZE-1:0 rdata;output wfull;output rempty;input DSIZE-1:0 wdata;input winc, wclk, wrst_n;input rinc, rclk, rrst_n;wire ASIZE-1:0 waddr, raddr;wire ASIZ

26、E:0 wptr, rptr, wrptr2, rwptr2;sync_r2w sync_r2w (.wrptr2(wrptr2), .rptr(rptr),.wclk(wclk), .wrst_n(wrst_n);sync_w2r sync_w2r (.rwptr2(rwptr2), .wptr(wptr), .rclk(rclk), .rrst_n(rrst_n);fifomem #(DSIZE, ASIZE) fifomem (.rdata(rdata), .wdata(wdata), .waddr(waddr), .raddr(raddr), .wclken(winc), .wclk(

27、wclk);rptr_empty #(ASIZE) rptr_empty (.rempty(rempty), .raddr(raddr), .rptr(rptr), .rwptr2(rwptr2),.rinc(rinc), .rclk(rclk), .rrst_n(rrst_n);wptr_full #(ASIZE) wptr_full (.wfull(wfull), .waddr(waddr),.wptr(wptr), .wrptr2(wrptr2),.winc(winc), .wclk(wclk), .wrst_n(wrst_n);endmodule第十二第十二讲讲 多时钟域数字系统设计例

28、多时钟域数字系统设计例西安邮电学院通信工程系异步异步FIFOFIFO设计的设计的HDLHDL描述描述存储器模块存储器模块fifomem.vfifomem.vvFIFO存储器模块在ASIC或FPGA设计中，一般都采用厂家提供的存储器IP模块，但建议端口按本设计封装。module fifomem (rdata, wdata, waddr, raddr, wclken, wclk);parameter DATASIZE = 8; / Memory data word widthparameter ADDRSIZE = 4; / Number of memory address bitsoutput

29、DATASIZE-1:0 rdata;input DATASIZE-1:0 wdata;input ADDRSIZE-1:0 waddr, raddr;input wclken, wclk;ifdef VENDORRAM/ instantiation of a vendors dual-port RAMVENDOR_RAM MEM (.dout(rdata), .din(wdata), .waddr(waddr), .raddr(raddr), .wclken(wclken), .clk(wclk);elsereg DATASIZE-1:0 MEM 0:(1ADDRSIZE)-1;assign

30、 rdata = MEMraddr;always (posedge wclk)if (wclken) MEMwaddr = wdata;endifendmodule第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系异步异步FIFOFIFO设计的设计的HDLHDL描述描述同步模块同步模块sync_r2w.vsync_r2w.v v读时钟域到写时钟域同步模块。注意在本模块设计中，来自于rclk时钟域的异步输入都以“r*”开始命名，以便于静态时序分析。 module sync_r2w (wrptr2, rptr, wclk, wrst_n);parameter AD

31、DRSIZE = 4;output ADDRSIZE:0 wrptr2;input ADDRSIZE:0 rptr;input wclk, wrst_n;reg ADDRSIZE:0 wrptr2, wrptr1;always (posedge wclk or negedge wrst_n)if (!wrst_n) wrptr2,wrptr1 = 0;else wrptr2,wrptr1 = wrptr1,rptr;endmodule第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系异步异步FIFOFIFO设计的设计的HDLHDL描述描述同步模块同步模块syn

32、c_w2r.v sync_w2r.v v写时钟域到读时钟域同步模块。注意在本模块设计中，来自于wclk时钟域的异步输入都以“w*”开始命名，以便于静态时序分析。 module sync_w2r (rwptr2, wptr, rclk, rrst_n);parameter ADDRSIZE = 4;output ADDRSIZE:0 rwptr2;input ADDRSIZE:0 wptr;input rclk, rrst_n;reg ADDRSIZE:0 rwptr2, rwptr1;always (posedge rclk or negedge rrst_n)if (!rrst_n) rwp

33、tr2,rwptr1 = 0;else rwptr2,rwptr1 = rwptr1,wptr;endmodule第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系异步异步FIFOFIFO设计的设计的HDLHDL描述描述读地址模块读地址模块rptr_empty.vrptr_empty.v v读地址和FIFO空指示产生模块。本模块所有输出是寄存器输出，便于时序驱动的综合；全同步设计便于静态时序分析。 module rptr_empty (rempty, raddr, rptr, rwptr2, rinc, rclk, rrst_n);parameter ADDR

34、SIZE = 4;output rempty;output ADDRSIZE-1:0 raddr;output ADDRSIZE:0 rptr;input ADDRSIZE:0 rwptr2;input rinc, rclk, rrst_n;reg ADDRSIZE:0 rptr, rbin, rgnext, rbnext;reg rempty, raddrmsb;/-/ GRAYSTYLE1 pointer/-always (posedge rclk or negedge rrst_n)if (!rrst_n) beginrptr = 0;raddrmsb = 0;endelse begin

35、rptr = rgnext;raddrmsb = rgnextADDRSIZErgnextADDRSIZE-1;end第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系异步异步FIFOFIFO设计的设计的HDLHDL描述描述读地址模块读地址模块rptr_empty.vrptr_empty.valways (rptr or rinc) begin: Gray_incinteger i;for (i=0; i Binrbini = (rptri);if (!rempty) rbnext = rbin + rinc;else rbnext = rbin;rgnext

36、 = (rbnext1) rbnext; / Bin - Grayend/ Memory read-address pointerassign raddr = raddrmsb,rptrADDRSIZE-2:0;/-/ FIFO empty on reset or when the next rptr = synchronized wptr/-always (posedge rclk or negedge rrst_n)if (!rrst_n) rempty = 1b1;else rempty = (rgnext = rwptr2);endmodule第十二第十二讲讲 多时钟域数字系统设计例多时钟域数字系统设计例西安邮电学院通信工程系异步异步FIFOFIFO设计的设计的HDLHDL描述描述写写地址模块地址模块wptr_full.vwptr_full.v v写地址和FIFO满指示产生模块。本模块所有输出是寄存器输出，便于时序驱动的综合；全同步设计便于静态时序分析。 module wptr_full (wfull, waddr, wptr, wrptr2, winc, wclk, wrst_n);parameter ADDRSIZE = 4;output wfull;output ADDRSIZE-1:0 waddr;output ADDRSI