超大规模集成电路设计

1、Chap 1 绪论绪论课程内容Part 1 超大规模集成电路设计导论超大规模集成电路设计导论CMOS工艺工艺、器件、器件/连线连线逻辑门单元逻辑门单元电路、电路、组合组合/时序时序逻辑逻辑电路电路功能块功能块/子系统（控制逻辑、数据通道、存储器、总线）子系统（控制逻辑、数据通道、存储器、总线）Part 2 超大规模集成电路设计方法超大规模集成电路设计方法设计流程设计流程系统设计与验证系统设计与验证RTL设计与仿真设计与仿真逻辑综合与时序分析逻辑综合与时序分析可测试性设计可测试性设计版图设计与验证版图设计与验证SoC设计概述设计概述课程参考书（仅适用于（仅适用于Part 1Part 1）该书的前

2、半部分该书的前半部分（Chap1-6Chap1-6）集成电路：从集成电路：从 Spec. 到芯片产品到芯片产品设计设计 制造制造 封装测试封装测试 设计设计 制造制造 封装测试封装测试 芯片产品芯片产品 整机厂商整机厂商 Fabless （Dsign House） 无生产线设计企业无生产线设计企业 Foundry（Fab） 代工厂（生产线）代工厂（生产线） 封装厂封装厂 测试测试厂厂 IDM 集成的器件制造商集成的器件制造商 体现出了体现出了集成电路产业链：集成电路产业链： 设计业、制造业、封测业设计业、制造业、封测业集成电路：从集成电路：从 Spec. 到芯片产品到芯片产品设计设计 制造制造

3、 封装测试封装测试晶圆测试晶圆测试（中测）（中测）成品测试成品测试（成测）（成测）设计结果设计结果掩模版（光罩掩模版（光罩版、版、Mask）晶圆（管芯）晶圆（管芯）芯片芯片设计结果：芯片版图（设计结果：芯片版图（Layout） An ExampleChip Layout of Intel Pentium Pro - 5.5 million FETs掩模版（光罩版、掩模版（光罩版、Mask） 晶圆制造晶圆制造掩模版掩模版封装晶圆制造晶圆制造 从空白晶圆（从空白晶圆（Wafer）到图案化的晶圆）到图案化的晶圆制造制造（1） 芯片制造的大致步骤芯片制造的大致步骤 掩模版（光罩版、掩模版（光罩版、Ma

4、sk）制作）制作 对每层版图都要制作一层掩模版，实际是光刻工序的次数 除金属层外，一般CMOS电路至少需要20层以上掩模版 晶圆制造（光刻）晶圆制造（光刻）（Wafer Manufacturing） 制造工艺的种类制造工艺的种类 Bipolar MOS（NMOS、PMOS） CMOS（当前主流工艺）（当前主流工艺） BiCMOS 其它特殊工艺制造制造（2） 制造工艺的发展趋势制造工艺的发展趋势 特征尺寸越来越小：1, 0.8, 0.6, 0.5, 0.35, 0.25, 0.18, 0.15,0.13微米; 90, 65, 40, 28，20纳米 晶圆直径越来越大：4, 5, 6, 8, 12

5、 英寸 率先用于数字IC，特别是DRAM和Flash等存储器电路 结果：规模越来越大，性能越来越高，单片制造成本相对越来越低世界知名的制造厂（世界知名的制造厂（Foundry） 代工厂TSMC、UMC、Charter、SMIC IDMIntel、Samsung、TI、ST18封装测试封装测试掩模版掩模版封装封装封装（1）先进行晶圆切割先进行晶圆切割 (Sawing Wafer) 封装封装（2）封装（封装（ Packaging ）可以满足芯片的以下几个需要）可以满足芯片的以下几个需要给予芯片机械支撑机械支撑协助芯片向周围环境散热散热保护芯片免受化学腐蚀封装引脚可以提供芯片在整机中的有效焊接有效焊

6、接DiePackage 封装方式封装方式 DIP双列直插式 PLCC塑料有引线芯片载体 QFP塑料方型扁平式 PGA插针网格阵列 BGA球栅阵列 MCM、SIP的多芯片封装方式 我国知名的封装厂我国知名的封装厂 长电 南通富士通封装封装（3）DIPPLCCQFPLQFPTQFPPGABGA测试测试（1）中测（晶圆测试、中测（晶圆测试、 Wafer Testing、CP测试）：晶圆制造完成后测试）：晶圆制造完成后的测试的测试 测试在制造过程中形成的故障 不能测试在封装过程中形成的故障（因为此时还没有封装），所以中测以后必须进行成测 可以在封装前测试出故障芯片，避免这部分故障芯片的封装费用，适用于

7、封装费用比较昂贵的芯片。所以，封装费用低廉的芯片可以不经过中测 自动测试仪ATE（Teaster） 自动探针台ProbeStation测试测试（2）成测（成品测试、成测（成品测试、Final Testing 、FT）：芯片封装完成后的测）：芯片封装完成后的测试，需对每个芯片进行测试试，需对每个芯片进行测试 测试在制造、封装过程中形成的故障 是必须经过的过程，但对经过中测的芯片可以相对简单 自动测试仪ATE 芯片自动分拣机（或称机械手）Handler测试测试（3）世界知名的测试仪器和设备世界知名的测试仪器和设备 Advantest（爱德万） Teradyne（泰瑞达） Credence（科利登）

8、 Verigy（原Agilent 安捷伦半导体测试部门）绪绪 论论1. IC：从设计、制造、封装、测试到芯片产品2. IC设计：设计流程及其设计：设计流程及其EDA工具工具 1）数字）数字IC设计流程设计流程 2）模拟）模拟IC设计流程设计流程 3）设计对制造和封测的影响）设计对制造和封测的影响ICICFPGA/CPLDFPGA/CPLD 数字数字ASICASIC（掩膜）（掩膜） 基于门阵列基于门阵列 基于标准单元基于标准单元 基于全定制基于全定制数字数字ICIC混合混合ASICASICSOC混合信号IC 射频/模拟IC 集成电路 数字IC：处理数字信号，可以做成很大的规模 ASIC（需制作掩

9、模） Application Specific Integrated Circuit 专用集成电路 FPGA/CPLD（可以编程，不需制作掩模） Field Programmable Gate Array 现场可编程门阵列 Complex Programmable Logic Device 复杂可编程逻辑器件 模拟/射频IC：处理模拟信号，规模远不如数字IC 放大器（ RF放大器、中放、运放、功放）；比较器；振荡器；混频器；模拟PLL；稳压稳流源等 数模混合信号IC： ADC、DAC；某些Driver；电源管理；等等 SOC：System on Chip（系统集成电路，片上系统） 数字IC中，

10、数字ASIC与FPGA/CPLD 的区别 ASIC：需制作掩模 设计时间长，硬件不能升级 芯片面积小，性能可以得到较好的优化 适合芯片需求量大需求量大的场合：片量用于平摊昂贵的光罩掩模制版费，降低单片生产成本 FPGA/CPLD：可以编程，不需要后端设计/制作掩模 开发门槛较低，设计时间较短，可方便和快速地升级优化硬件 芯片面积大，性能不够优化 适合芯片需求量小需求量小的场合：不用支付昂贵的光罩掩模制版费 作为数字ASIC设计流程中的必要步骤：ASIC设计中前端设计的FPGA原型验证（HDL功能验证）IC设计与设计与EDA技术技术/EDA工具工具 (1)EDA（Electronic Desig

11、n Automatic，电子设计自动化) 是指以计算机为工作平台的电子电子CAD工具软件工具软件集EDA工具使得设计者的工作仅限于利用软件的方式仅限于利用软件的方式，就能完成对系统硬件功能和性能的实现集成电路设计从一开始就依赖于EDA技术及工具，离开EDA技术集成电路设计将寸步难行。而且随着技术的进步，集成电路的设计越来越依赖EDA工具 工艺越来越先进，线宽越来越小 功能越来越复杂，规模越来越大 性能要求越来越高，速度越来越快，对功耗的要求越来越高 产品上市的时间（time to marketing）越来越短，对设计时间的要求越来越短集成电路设计反过来也促进了EDA技术及工具的发展 IC设计与

12、设计与EDA技术技术/EDA工具工具 (2)EDAEDA技术技术ICIC设计设计FPGA/CPLDFPGA/CPLD 设计设计 数字数字ASICASIC设计设计 基于门阵列基于门阵列 基于标准单元基于标准单元 基于全定制基于全定制数字数字ICIC混合混合ASICASIC设计设计PCBSOC混合信号IC 模拟/射频ICIC设计中需要考虑的因素设计中需要考虑的因素满足功能功能和性能性能的要求性能：速度、功耗降低芯片成本成本单芯片成本计算单芯片成本计算 CT = CD/N + CP/(y n) + 封装测试成本封装测试成本 第一项表示分摊到每个芯片上的设计费用：第一项表示分摊到每个芯片上的设计费用：

13、CD是设计及掩模制版费（也叫是设计及掩模制版费（也叫NRE费用），费用）， N是总产量是总产量 第二项表示每个芯片的制造费用：第二项表示每个芯片的制造费用：CP是每个晶圆的制造费用，是每个晶圆的制造费用，n是每个晶圆上的管芯数，是每个晶圆上的管芯数，y是晶圆成品率是晶圆成品率 降低芯片设计成本 良好的设计流程 降低芯片制造成本 优化设计来减少芯片面积，增加每个晶圆上的管芯数 在设计中采用DFM方法来提高芯片制造成品率 降低芯片测试成本 在设计中采用可测试性设计（DFT）方法，降低每个芯片的测试时间延长芯片使用寿命如热均匀分布等缩短芯片面市时间（Time-to-Market） 数字数字IC设计流

14、程设计流程 包括：数字包括：数字ASIC设计流程设计流程 FPGA/CPLD设计流程设计流程数字数字IC设计设计在VLSI时代，数字IC设计是VLSI设计的根本所在 更大的规模（复杂度） 更好的性能 更低的功耗 超深亚微米（VDSM）工艺技术：对互连问题的关注设计方法：层次化 从高层次的系统抽象描述，逐级向下进行设计/综合、验证，直到物理版图级的低层次描述 系统（功能）级寄存器传输级（RTL）门级电路级 物理版图级 层次化的设计方法使复杂的电子系统简化，并能在不同的设计层次及时发现错误并加以纠正 设计方法：结构化 把复杂的系统划分成一些可操作的模块，允许多个设计者同时设计，而且某些模块的可以复

15、用数字数字ASIC设计流程概述设计流程概述设计流程 前后端、三阶段 设计/综合验证RTL前端 行为设计功能验证 最终得到的是RTL Source CodeGDSII后端：后两个阶段 逻辑/版图综合综合验证验证(时序分析/版图验证） “综合”可以不太精确地理解为：人工控制和干预的自动化设计自动化设计曾经的前端、后端的界限：以门级电路网表（netlist)为界（左图虚线部分）功能仿真功能仿真版图验证版图验证Tape-out数字数字ASIC设计流程（简化流程）设计流程（简化流程） RTL设计与功能仿真设计与功能仿真 RTL编码设计（编码设计（RTL Coding） RTL功能仿真（功能仿真（RTL

16、Simulation） 逻辑综合与时序分析逻辑综合与时序分析 逻辑综合（逻辑综合（Synthesis） 时序分析（时序分析（Timing Analysis） 版图设计与验证版图设计与验证 布局布线（布局布线（Place & Route） 版图验证（版图验证（Layout verification）&版图后仿真版图后仿真（Post-Layout Timing Analysis）RTL Source Code RTL 仿真仿真: VCS、NC、Modelsim 逻辑综合逻辑综合: Design Compiler (DC) 布局布线布局布线: Encounter、Astro 版图验证

17、版图验证 版图后仿真版图后仿真 DRC/LVS: Calibre 参数提取参数提取: Star-RCXT 时序分析时序分析: Primetime Tape-out 时序分析时序分析: Primetime 数字数字ASIC设计流设计流程中采用的典型程中采用的典型EDA工具工具常用的EDA工具提供商 Cadence Synopsys Mentor Graphics仿真：先对设计进行一系列的激励（输入），然后有选择的观察响应（输出）仿真：先对设计进行一系列的激励（输入），然后有选择的观察响应（输出） 激励与控制激励与控制：设置输入端口，输入激励向量，同 响应和分析响应和分析：及时监控输出响应信号变化，判断是否正确、合法 常用的仿真常用的仿真EDA工具工具：VCS (Synopsys)