秦晓飞系列-EDA技术及应用-第5章 时序电路的Verilog设计

1、第5章 时序电路的Verilog设计主讲教师：秦晓飞秦晓飞上海理工大学光电学院上海理工大学光电学院第5章 时序电路的Verilog设计 5.1 5.1 基本时序元件的基本时序元件的VerilogVerilog表述表述5.2 5.2 二进制计数器及其二进制计数器及其VerilogVerilog表述表述5.3 5.3 移位寄存器的移位寄存器的VerilogVerilog表述与设计表述与设计5.4 5.4 可预置型计数器设计可预置型计数器设计5.5 5.5 时序电路硬件设计与仿真示例（实验）时序电路硬件设计与仿真示例（实验）5.1 基本时序元件的Verilog表述5.1基本时序元件的Verilog表

2、述 基本时序元件基本时序元件 锁存器锁存器触发器触发器D触发器JK触发器T触发器5.1.1 5.1.1 基本基本D D触发器及其触发器及其VerilogVerilog表述表述 5.1.1 5.1.1 基本基本D D触发器及其触发器及其VerilogVerilog表述表述 时序电路通常都是由过程语句时序电路通常都是由过程语句alwaysalways语句来描述。语句来描述。 时序电路时序电路 5.1基本时序元件的Verilog表述边沿敏感型边沿敏感型电平敏感型电平敏感型使用posedge、negedge表述不使用posedge、negedge表述5.1基本时序元件的Verilog表述5.1.2 5

3、.1.2 用用UDPUDP表述含有异步复位的表述含有异步复位的D D触发器触发器 用用UDPUDP构建时序电路多用于仿真研究，实际中用的很少。构建时序电路多用于仿真研究，实际中用的很少。 5.1基本时序元件的Verilog表述5.1.3 5.1.3 含有异步复位和时钟使能的含有异步复位和时钟使能的D D触发器及其触发器及其VerilogVerilog表述表述 RSTRST是电平敏感信号，是电平敏感信号，为什么用为什么用negedgenegedge表述？表述？5.1基本时序元件的Verilog表述5.1.4 5.1.4 含有同步复位控制的含有同步复位控制的D D触发器及其触发器及其Verilog

4、Verilog表述表述 5.1基本时序元件的Verilog表述5.1.4 5.1.4 含有同步复位控制的含有同步复位控制的D D触发器及其触发器及其VerilogVerilog表述表述 采用条件赋值语句采用条件赋值语句可不写可不写5.1基本时序元件的Verilog表述5.1.5 5.1.5 基本锁存器及其基本锁存器及其VerilogVerilog表述表述 这个电路是时序电路这个电路是时序电路还是组合电路？还是组合电路？5.1基本时序元件的Verilog表述5.1.5 5.1.5 基本锁存器及其基本锁存器及其VerilogVerilog表述表述 这个电路仍然是时序电路，只不过不是沿触发型的，而是

5、这个电路仍然是时序电路，只不过不是沿触发型的，而是电平触发型电平触发型的。的。 与组合电路相比，电平触发型时序电路的特点：与组合电路相比，电平触发型时序电路的特点： （1 1）从逻辑结构讲：组合逻辑组合逻辑+ +反馈反馈； （2 2）从Verilog代码讲：使用不完整的条件语句；使用不完整的条件语句； （3 3）从电路本质上讲：具有存储功能。具有存储功能。 由于电平触发电路通常由组合逻辑由于电平触发电路通常由组合逻辑+ +反馈的结构构成，而不是由基本时反馈的结构构成，而不是由基本时序模块（触发器、寄存器）组成，因此电平触发电路通常比沿触发电路耗费序模块（触发器、寄存器）组成，因此电平触发电路通

6、常比沿触发电路耗费更多的逻辑资源。更多的逻辑资源。5.1基本时序元件的Verilog表述5.1.6 5.1.6 含清含清0 0控制的锁存器及其控制的锁存器及其VerilogVerilog表述表述 5.1基本时序元件的Verilog表述5.1.7 5.1.7 异步时序电路的异步时序电路的VerilogVerilog表述特点表述特点 构成时序电路的过程称为构成时序电路的过程称为时钟过程时钟过程，一个时钟过程只能构成对应单一时，一个时钟过程只能构成对应单一时钟信号的时序电路。即使构成的是多触发器时序电路，各触发器电路应使用钟信号的时序电路。即使构成的是多触发器时序电路，各触发器电路应使用同一单一的时

7、钟信号。同一单一的时钟信号。 异步逻辑设计必须采用多个时钟过程语句来构成。例异步逻辑设计必须采用多个时钟过程语句来构成。例5-115-11是一个异步时是一个异步时序电路示例。需要序电路示例。需要注意注意的是：这个电路虽然结构上异步的，但通过的是：这个电路虽然结构上异步的，但通过Q1Q1将两个将两个触发器联系起来，信号的变化时序本质上是同步的。触发器联系起来，信号的变化时序本质上是同步的。5.1基本时序元件的Verilog表述5.1.8 5.1.8 时钟过程表述的特点和规律时钟过程表述的特点和规律敏感信号列表中含有敏感信号列表中含有posedgeposedge或或negedgenegedge时，

8、选择性的改变敏感信号列表是时，选择性的改变敏感信号列表是会影响综合结果的。会影响综合结果的。边沿触发型时序模块的边沿触发型时序模块的VerilogVerilog设计，应遵循以下规律：设计，应遵循以下规律：（1）如果某信号A被定义为沿触发时钟信号，则必须在敏感信号表中给出对应的posedge或negedge的表述；并且always过程结构中不能再出现信号A。（2）敏感信号表中不允许出现混合信号；5.1基本时序元件的Verilog表述5.1.8 5.1.8 时钟过程表述的特点和规律时钟过程表述的特点和规律（3）如果某信号B被定义为对应于时钟的电平敏感的异步控制信号，则除了在敏感信号表中给出对应的p

9、osedge B或negedge B的表述外，还必须必须要在always过程结构中明示信号B的逻辑行为，如例5-4。这种表述上是边沿型，电路性能上是电平敏感型的结构，是Verilog异步控制边沿触发型时序电路编程的约定俗成的形式。（4）若某变量（如RST）被定义为异步低电平敏感信号，则在always过程结构中的if条件语句，应对RST低电平有效这个逻辑有对应的匹配的表述。 ()(!).alwaysposedge CLK or negedge RSTbegin ifRST ()(0).alwaysposedge CLK or negedge RSTbegin if RST ()(!1).alwa

10、ysposedge CLK or negedge RSTbegin ifRST ()().alwaysposedge CLK or negedge RSTbegin if RST ()(1).alwaysposedge CLK or negedge RSTbegin if RST ()(!0).alwaysposedge CLK or negedge RSTbegin ifRST 5.1基本时序元件的Verilog表述5.1.8 5.1.8 时钟过程表述的特点和规律时钟过程表述的特点和规律（5）敏感信号列表中除了沿敏感信号和异步控制信号外，不允许有其他任何信号。 这个电路里的这个电路里的DIN

11、DIN是同步于是同步于CLKCLK的，不能通过类似于的，不能通过类似于“always (always (posedgeposedge CLK or DIN) CLK or DIN)”这种表述将这种表述将DINDIN与与CLKCLK异步（或者说摆异步（或者说摆脱图脱图5-155-15下面的下面的寄存器寄存器）。）。5.2 二进制计数器及其Verilog表述5.2二进制计数器及其Verilog表述5.2.1 5.2.1 简单加法计数器及其简单加法计数器及其VerilogVerilog表述表述5.2二进制计数器及其Verilog表述5.2.1 5.2.1 简单加法计数器及其简单加法计数器及其Veri

12、logVerilog表述表述Q1Q1作为内部寄存器变量，具有作为内部寄存器变量，具有输入输出性质，电路结构上对输入输出性质，电路结构上对应的是反馈。应的是反馈。assignassign与与alwaysalways并行，这种代并行，这种代码结构层次清晰，较常用。码结构层次清晰，较常用。Q Q作为输出端口信号，同时具有作为输出端口信号，同时具有输入性质，这是因为输入性质，这是因为VerilogVerilog综综合器具有自动转化端口方向属合器具有自动转化端口方向属性的功能。性的功能。5.2二进制计数器及其Verilog表述5.2.2 5.2.2 实用加法计数器设计实用加法计数器设计 本节设计一个带异

13、步复位，同步计数使能和可预置型的十进制计数器。本节设计一个带异步复位，同步计数使能和可预置型的十进制计数器。5.2二进制计数器及其Verilog表述5.2.2 5.2.2 实用加法计数器设计实用加法计数器设计 5.2二进制计数器及其Verilog表述5.2.2 5.2.2 实用加法计数器设计实用加法计数器设计 请分析代码与请分析代码与RTLRTL电路之间的对应关系。电路之间的对应关系。5.3 移位寄存器的Verilog表述与设计5.3移位寄存器的Verilog表述与设计5.3.1 5.3.1 含同步预置功能的移位寄存器设计含同步预置功能的移位寄存器设计 典型应用：典型应用：JTAG5.3移位寄存器的Verilog表述与设计5.3.2 5.3.2 使用移位操作符设计移位寄存器使用移位操作符设计移位寄存器 ？这两个赋？这两个赋值矛盾吗？值矛盾吗？5.4 可预置型计数器设计5.4可预置型计数器设计5.4.1 5.4.1 同步加载计数器同步加载计数器 4 4位计数器，同步加载，预置数为位计数器，同步加载，预置数为9 9时，分频比为时，分频比为7 7。 5.4可预置型计数器设计5.4.1 5.4.1 同步加载计数器同步加载计数器 5.4可预置型计数器设计5.4.2 5.4.2 异步加载计数器异步加载计数器 4 4位计数器，异步加