恶劣环境中异步逻辑的辐射硬化设计

1、恶劣环境中异步逻辑的辐射硬化设计DavidJ.Barnhart,会员，IEEE，TanyaVladimirova,会员，IEEE, MartinN.Sweeting,会员，IEEE，KennethS.Stevens,高级会员，IEEE摘要：一个广泛范围内新兴技术的应用推动了无线传感器节点技术朝系统芯片方向发展。特别令人感兴趣的是恶劣环境的情况下辐射和热极限的存在。过去10多年来辐射硬化的设计已经被认识到了，一直替代开源电路设计方法去减轻辐射频谱的影响，但已显着重要电能和面积的限制。同样，异步逻辑设计提供了潜在的功耗节省和性能方面的改进，达到设计复杂性和较小面积的限制的折衷。这些方面的影响阻碍这

2、些设计方法被更广泛地接受。个案研究支持发展单片系统芯片上的无线传感器节点已出现。同步，硬化，以及异步/硬化实施教科书微处理器在0.35m微小系统SiGe BiCMOS技术进行了比较。这种新颖的异步/加固配合设计的方法，被仿真和硬件试验的结果所证实了。索引词：异步逻辑，环境耐受性，辐射加固的设计，片上集成系统1 引言  一个新的层面的无线传感器网络体系结构设计正在兴起，数百乃至数千超轻（< 10克）低成本传感器节点被要求在恶劣的环境中执行分布的频谱遥感任务，包括那些在空间中遇到的情况。研究正在进行检查编造生存自供电系统单芯片（ SoC ）无线传感器节点单片商用硅锗双极互补金属硅芯

3、片（硅锗BiCMOS工艺）技术 1 的可行性 。特别令人感兴趣的是恶劣的环境中否认辐射和热极端 2 。 辐射硬化的设计（ RHBD ）和异步逻辑的配合已成为一个潜在的解决方案，以改善系统辐射的耐力，过程变化，电压浮动和温度（PTV）极端。本文介绍了这些概念的一个案例研究是通过比较同步，硬化，以及异步/硬化实施教科书微处理器。第二节和第三节详细介绍了RHBD概念和用于这项工作的异步逻辑，第四节讨论共同改变RHBD和异步设计概念，并展示了比较性的结果.这项工作，支持所有裸露的片上集成系统的应用，包括片上集成卫星系统 2 。2 辐射硬化设计辐射硬化设计与异步逻辑设计的合作提高了对辐射和半导体热极端的

4、耐性。此外，辐射硬化设计的功耗限制通过异步设计技术的应用大大减少了A 目的   极端辐射情况经常在核能发电厂，一些工业处理工厂和太空等地方遇到。令人惊讶的是，在早期的集成电路开发，来自塑料包装中杂质的阿尔法粒子导致了地面系统的神秘异常状况。中子有时会使飞行正常巡航高度下的飞机航空电子系统出现错误 。太空和各种核环境更具有挑战性，那里的电离子总剂量（TID）的辐射造成了系统逐渐退化，从而增加了电力消耗。此外，高能粒子，如电子，质子和重离子/银河宇宙射线（ GCRs ） ，可引起一系列的单事件效应（ SEE ） ，主要是单事情扰乱（SET） ，单事件闭锁（SEL） ，和单事件即

5、逝（SET） 。不自然的影响，如增强的剂量率，迅速中子剂量和系统电磁脉冲（EMP）也可以成为一个影响因素 3 ，已经用系统级方法减轻这些影响。各种类型的重屏蔽可用于TID和系统EMP，但是对SEE是无效的.SEE有容忍性且能被检测，一般是通过三倍的（或更多）模冗余（ TMR）或其他办法 3 。此外，硬化，才能实现在IC层面通过专门的程序用于硬化的铸造厂。硬化的铸造厂通常采用外延的或绝缘物质来减少SEE并认真控制氧化物增长和控制化学物质来改善TID硬度。这些做法可能相当昂贵，往往是出口处控制，而且通常是经过几代商业伙伴。一个开放式的源辐射硬化解决方案在IC水平上是的RHBD 4 的应用 ，可用于

6、任何生成过程包括最近的.RHBD后的指导原则尽可能多地减轻辐射效应，在晶体管器件和电路层次上尽可能利用非传统的布线技术。图1 核心晶体管的RHBD布局 B RHBD实验设计这项工作的第一步是设计一个新的RHBD数字电池为奥地利微小系统0.35mSiGe的BiCMOS （AMS 35 ）进程（ HITKIT 3.70 ）在DFII的框架（ 2006-2007 ）。设立这个试验对于这项工作来说是必不可少的，由于RHBD试验没有免费提供，它们被视为知识产权和依赖铸造过程。 RHBD试验普遍使用基本晶体管配对海门或门阵列的办法。在这项工作中开发的基晶体管在图1显示出来了。通过使用环形几何NMOS晶体管

7、，TID影响减少到最低限度。这个几何减少电压转换，防止附近地区的产生费用和消除边缘泄漏。晶体管周围高度掺杂护圈，防止通过氧化物泄露分离晶体管和消除SEL 。晶体管固有的驱动力量（宽）的增加，由于要达到环形nMOS的小型设计规则，然后与PMOS平衡，增加SEU门槛，并通过增加收费而减少SET。门阵列方法的缺点是增加面积，而环形NMOS和PMOS直接导致增加电力需求。晶体管实际布局和晶体管配对几何由最小过程设计规则控制。基对的高度和宽度是地点和布线工具之间的兼容性控制。一个典型RHBD试验是晶体管的参数提取工具，包括Cadence Assura ，不适合于确定环形晶体管参数 5 。具体来说，他们不

8、能准确地计算出晶体管长度，宽度，源区，源周边，流失面积，流失周边。这些必须通过手动测量计算设计然后纠正提取网表。随着CMOS技术的成熟，最小特征尺寸（目前为45纳米）继续缩小。最近，环形晶体管作为一个在关键任务系统中改善电路可靠性的技巧而获得关注。此外，工作 6 表明，通过试验和测试，通过选择nMOS晶体管内部联系作为源，可靠性得到进一步增强。许多RHBD工作已表现出相当的辐射硬度。只要遵照基本办法，开发的实验的硬度是可以和类似的试验相比较的。例如，最近在0.25m的CMOS上的设计和测试活动，取得了以下典型的结果，这是最适合在恶劣的环境下的裸片的SoC应用 7 ：TID>1 Mrad

9、Si ;SEL>110MeV-c /mg125°C (SEL immune);SEU<1×errors/bit-day2.25V 一个完整的电池的列表需要完成所有的设计，它在表一和表二中列出来了。在试验中最简单的电池是逆变器（ INV0 ）与最复杂的是极低预置（ DFP1 ）的触发器积。金属2在任何电池中是最高金属层，大部分的单元路由只用金属1 ，试验特征，通过工具，如信号风暴是不能完成的，因为RHBD试验非常适合替换一对一更换标准商业单元。理由是， RHBD单元具有较高的内在驱动力量，提高了SEU和SET硬度。各种优化阶段将不正确的减少驱动力量相符的

10、试验，从而降低了SEU硬度。例如，高驱动强度的变频器和缓冲器经常用于确保分布式信号的适当时机，这会在优化阶段减少他们的驱动力量，因为优化者将看到更高的RHBD驱动强度。通过商业时机的RHBD电池试验阻止了这个问题的出现。然而硬件描述语言（HDL）模拟在这种情况下是不理想的，在制作之前提取布局HDL模拟确认适当的时机和业绩。试验的发展进程的概述如表三。3 异步电路设计方法   异步逻辑概念在20世纪50年代以来就存在，在此应用上提供了潜在的节省功耗和性能方面的改进 8 。类似与RHBD在功耗和面积的限制上的短缺，异步逻辑设计相比较于同步进行的商业标准更复杂且带来了一个潜在的区

11、域限制。也许最好的报道在功率，性能和应用领域上的比较，在一个大型商业电路上引应异步设计，如异步奔腾前端，可以在 9 中找到。最新在自动化异步设计过程使得这个想法更具吸引力，导致新的商业产品。A.异步设计的介绍异步逻辑提供了潜在的功耗节省和性能方面的改进，在设计复杂性和小范围内的损失之间采用折衷的方法。在其纯粹的形式上，这条电路的设计方法的目标是尽量减少晶体管的开关。由于各种不同的电路类型和实施方法，设计过程中可能相当复杂。传统的同步电路设计具有全局时钟驱动锁存周围组合逻辑，而作为一个系统，执行特定的功能。时钟速率是由通过该系统关键路径而确定的。这种做法仍然是一个行业标准主要是由于根深蒂固的设计

12、流程，其中包括HDLS的设计合成。然而， 同步设计有定期电源高峰，产生电磁干扰（ EMI ）。此外，全局时钟树消耗了所要求的电能中的一大部分。异步SoC设计有很多优点，这些优点在最近才被SoC团体考虑到。特别是，异步的实施只消耗时钟的一部分电能并且产生非常小的EMI。异步设计被事件触发，用最少数量的门极晶体管处理新数据。异步SoC设计中还承诺解决全球时钟延迟问题，从而增加SOCS尺寸，增加了系统芯片功能和性能。异步设计是在模块功能的其础上，使用握手协议互相通信。电路整体功能类似于同步设计的功能。最近，已取得相当的进展，通过同步以改善这一特定的异步特性的设计自动化。同步还没有发现所有异步逻辑的优

13、点，虽然消除全球时钟树和用以组织交换联系来代替它会使功率谱变平和降低EMI的产生，人们普遍认为，错过了降低能源需求和提高性能的机会。这个可以达到，通过认识多数同步电路通常有多余的操作依赖于系统状态，并非所有的操作要相同的时间。不幸的是，这一过程的自动化，由于各种力量和潜在性减少技术能够被应用，而且每一个设计具且依赖性。B. 异步设计方法实施为这项工作选择一个定制设计的办法证明了异步逻辑最可能的好处，改变了其他人继续改善异步设计自动化的假想。异步构建模块在这方面的探索分为四类 12 。基本模式拖延方法用于有相对固定的完成时间的模块。延迟敏感的设计方法适用于功能模块，这种模块有广泛的变化的完成时间

14、。突发模式的设计方法适用于作为控制器或异步有限状态机（ AFSMs ）等组成部件 。高速独立模式指定主要功能模块之间的握手协议。此外，纹波闭锁和时钟门控被用来进一步降低EMI和能源使用。基本模式绑定的延迟用于功能模块，这些模块在完成时间上几乎没有变化，如门闩。这种方法假定通过一个功能模块的延迟时间是不变的。最坏情况的延迟，在安全边际范围内，使用类似时钟电路。踪合结构会带来困难，因为时间信息不能从HLDS的行为里综合，但可以从布局模拟来注解。 图2说明一个延误因素用来模仿门闩完成时间。当数据被锁定时，一个确认信号生成了。延时原理不适合于有广泛的变化的完成时间的功能模块，如基本的加/减单元，显示在

15、图3里 。执行延迟敏感的办法完成时，附加逻辑可以被添加到这种类型模块去检测。合成工具还没有能力为某一特定功能块创造完成检测电路。一个双重隔开的加法器设计如曼切斯特PGK加法器，能够用于执行完整探测。双重隔开的加法器的工作原理是每个阶段根据输入都有执行或不执行的情况。将0和0相加，即使有输入也绝对不会导致有结果输出。类似的，将1和1相加，即使是0输入也总是导致有输出。因此，在这些案件中的执行条件只由数据相加的和来确定的，执行条件给出了早期的完整检测。0和1相加 ，或1和0相加可能会或可能不会有一个载出，这依赖于载入的条件。这种情况下，这个阶段必须等待或者是载入或者是没有在的值。最终的结果是完整检

16、测电路简单地变成了COUT 和NOCOUT值的异或。无论何时，其中一个条件存在，这表明评估总和的所有输入的值必须存在的，而且DONE被断言了。提高平均输出的设计如图4.突发模式的设计方法是用来设计异步控制器或有限状态器机。同步有限状态机器通过使用锁存、翻转和时钟电路很容易被综合。异步控制器或AFSMs通过使用专门设计的工具合成的，如三维 14 。功能模块的异步设计必须有一个标准的握手协议，以便与其他区块连接。在异步设计中通用功能模块如图5所示。REQIN信号表示外部向模块请求要输入新的数据。当新的输入数据完全被闭锁或被接受时， ACKIN信号被维持了。REQOUT信号代表功能模块向外发送数据的

17、要求。ACKOUT的信号是当过程中的数据被锁存或被接受时从下一模块得到的外部回应。高速独立方法描述了连接板块之间或者本例中的外部接口之间的两个握手的标准。四个阶段模型如图6所示。每个数据交换，它有4个周期握手。最后，时钟门是90年代中期发展而来的一种技术，类似于异步设计，目的是减少切换到绝对最小值的数量 15 。时钟门控依靠在不同的电路点上控制逻辑的智能应用，以防止多余的时钟。控制信号逻辑上是全球时钟信号的与，去提供一个本地时钟，这个时钟只有在必要时开关。这也可以使用标准数据锁存开代替那些使能电路。这种技术结合了纹波闭锁独特的应用，使光谱平坦和降低EMI 。四 个案研究设计及其成果 本章节中所

18、出现的个案研究的目的是说明利用RHBD以及异步时间调配的优势。尽管牺牲了空间，但与同步设计相比，这些技术却能提供更高效的性能，更强劲的电子频谱以及类似于同步设计的能源消费。RHBD的使用和异步逻辑的联合使用在16-18中已经被预先调查过，然而，这些最初的尝试成果在模拟物和硅中缺乏定量比较。为了给出令人信服的论据，选择了一个普通设计并用三种方式实施：同步商业单元库（ SC ），同步RHBD单元库（SR） ，以及异步RHBD单元库（AR）。应当指出的是，其他的一些方法已经在异步逻辑的空间应用方面进行了调查。例如，容错和僵局已经通过使用如19-21此类办法得到解决。这些方法注重逻辑门和电路备用系统技

19、术以改善SEU硬度。然而，却不包括已由RHBD，以及SEU减缓的TID和SEL方式。此外，异步逻辑本身已直接被引用在低功率无线传感器节点22的设计。a) 参考设计   教科书的MIPS多周期微处理器体系结构被用作图7所描述的设计基线（改编自23）。为了保持规模小以及在规模上负担得起，一个16比特定点4个变址寄存器（与32比特浮点运算32寄存器）用简化的指令集（如表4）来执行。在表五中给出了Cadebce设计流。基线设计被复制并被重新命名为异步/RHBD变体，其中商业单元用RHBD单元以1：1的比例进行替换。唯一的例外是转换器和缓冲器的选择范围变得更小。同步变量都被

20、编造在AMS S35到1725.最后的同步/商业的单元布局的设计如图8，RHBD设计如图9.案例研究中的最终设计方案是异步/RHBD变形。非地下管道MIPS结构被证明不是理想的异步示范工具，但它的确给观测家为设计程序提供了显而易见的见解。例如，把这些结构分解成更小的模块允许握手协议的应用。相反地，MIPS电路应该被认为在较大型的异步SoC中的设计版块。异步MIPS运行的外部接口在图5中有所展示，并在图6中有4阶段的信号交换。而ACKOUT被安装在ACKIN的外部。图8 核心区域为400×400m的同步基线设计图9 核心区域为700×700m的同步RHBD设计在第三部分B节中

21、已讨论过，将几个异步设计方法应用于同步MIPS构架。这种方法与在11中定义的完全同步法是不同的，因为它独特地将重点置于整体降低功耗以及平稳功率谱。虽然全局时钟被删除，但是相反地，更换了在完全同步中的触发器与主从锁以及拖延要素。带有滞后因素（缓冲器系列）阶段序列锁存通过数据路径中的锁存和多路复用器被应用了，如图10所示。 采取护理是为了确保无公害序列和没有双重元素转换。改善同步FSM中央区域是为了减少MDR以及ALUOt寄存器的锁存。此外，将时钟门应用于所有的寄存器，则这些寄存器允许使用基本的没有使能的 D锁存器。这也需要将锁存器被安装在所有的控制信号和合适的阶段中。虽然由于能源需求增加，它不包

22、括在最后的装配设计，并行应用Alu完成检测的试验性的设计和协调性的AFSM并提出报告。应用性的异步的设计应用程序可以归纳为以下的步骤：1）删除全局时钟，消除时钟树合成，降低功率; 2）增添阶段的闭锁序列平稳功率谱; 3）增加寄存器延时平稳功率谱; 4）改善MIPS控制消除冗余闭锁; 5）增添时钟门降低功率; 6）删除未使用的反相输出减少功率和面积。在上面讨论的MIPS结构中传统设计的大部分因素影响了表五中的所有步骤。最明显的是，CTS和优化被阻止了。异步/ RHBD变体被编造在AMS S35到1791。而异步/RHBD设计的最后布局如图11所示。图10 阶段锁存异步方法图11核心区域为720&

23、#215;720m的异步RBHD设计B. 模拟及测试结果普通试验台用于NC-Verilog, Ultrasim以及国家仪器（NI）数字波形编辑器和LabVIEW模拟。NC-Veriglog是功能性的模拟器，它为每个元素使用库定时信息。UltraSim是以Spice为基础的。为了更精确的模拟，它使用了精练的参数，但使用专有算法能使全芯片在一段合理的时间内模拟。该UltraSim结果表明有5 以内的Spice。一个IN PCIe - 6537数字的I / O接口用于测试芯片的硬件评估。I/O接口安装在PC的PCI超速插槽上，并运行在上。该接口连接到拥有NI C68-D4电缆的NI CB-2162连

24、接器模块上。零插力插座用于带有普通的PCB插口的连接模块以导引接线片信号到适当的连接器块引脚上。 1.3欧姆电阻器被应用在测试芯片的地和系统的地之间，在此Tektronix TDS通过测量电阻上的电压降捕捉测试区的电流。以上三种设计，最终的在所有的工作频率中硬件功能结果与NC-Verilog和UltraSim所决定的预算结果相配。在模拟中，所有设计的最高频率是16.67兆赫，但是NI测试界面仅限于12.5兆赫。虽然正确的功能是必须要核实的，但在这项工作中，最重要的方面是的电能性能和所需要的核心区。NC-Verilog无法记录耗电量，因此在装配设置前，UltraSim就用于比较设计性能。比较结果

25、列在表六。在这种情况下研究使用普通设计，应用RHBD造成了核心区从基线增加到206 ，并在任何频率下支持相同的测试区要求154 以上的能源，并通过UltraSim模拟决定。图 12清楚地表明，采取的所有异步办法都会减少功率和平稳功率谱，这确实是有效的，因为相比较而言，电能概况是非常平稳的。最重要的成果是，异步方式将能源消耗降低至82 （从154 ）因为6 的区域增加却没有性能影响。ALU完全测试试验性的异步版本在模拟中需要额外6nJ。总的来说，模拟揭示了I/O点花费了记录能量中的28%。图12 在Ultrasim中单时钟周期比较。图13 Ultrasim到硬件的比较结果图14 同步/商业的设计

26、的功率谱图15 同步/RBHD 设计功率谱图16 异同步/RBHD 设计功率谱Fig. 13证实了测试点之间，最终的硬件结果以及相关的预计的模拟结果，。每个硬件数据点是由十个区域兼并所得的平均数。只有核心能量的测量方式是不可能的。Fig.14-25所示的即全部的测试区域和单个循环能量测试比较。在所有的案例中，从SC到SR案例中可以看到明显的能量增加。接着在AR案例中，戏剧性的下降并趋于平稳。此外，SC和AR测试芯片各两件样品用了60钻的能源通过100克拉（TID）的辐射。正如预料的那样，SC基线设计在高峰期经历了戏剧性的上升，并伴有电流；而AR案例中，它的变化却不大。TID和SEE试验的全程已

27、被要求授权予RHBD试验室了。图17 同步/商业的设计能量频谱（硬件）图18同步/RBHD设计能量频谱（硬件）图19 异步/RBHD设计能量频谱（UltraSim）图20 同步/商业设计单周期（UltraSim）图21 同步/RBHD设计单周期（UltraSim）五，结论根据调查，辐射硬化以及异步逻辑已作为裸片系统芯片应用在恶劣环境中的一项补充的解决方案。这两种设计方法的协同作用产生了一种电路设计,这种电路设计可以容忍辐射，功率，过程差额以及温度上的极端变化。个案研究使用的教科书微处理器在面积，功率和性能方面与基线同步设计相比，设计硬化和异步/设计硬变，都属于相同的SiGe BiCMOS技术。

28、辐射硬化的设计要单独占206 区域以及征收154 的能源消耗。额外异步逻辑的应用将能源消耗减少至82%并且有额外的6 的区域不受性能影响。最初的100 krad(Si)的TID辐射屏揭示了基线设计的柔软性而对设计的硬度则没有较强回应。致谢授权美国政府以政权机构目的再版销售，却不能由此代表任何形式的版权。文中所表达的仅代表本文作者观点，谨不代表任何官方政策以及美国空军，国防部以及美国政府立场。虽然此文献宣称是美国政府的成果但不受美国版权约束。本文作者十分感谢英国国家物理实验室对电离剂量评估无偿的合作支持。参考文献   1 B. W. Cook, S. Lanzisera, and K.

29、 S. J. Pister, “射频微尘的SoC问题 ”处理。电机及电子学工程师联合会，第94卷。 第6期 ， 1177至1196页， 2006年06月。   2 D. J. Barnhart, T. Vladimirova, and M. N. Sweeting, “恶劣环境中自我供电的无线系统单芯片传感器节点的设计”， IEEE收录。研讨会。电路与系统，华盛顿州西雅图， 2008年。 824-827页。   3 A. Holmes-Siedle and L. Adams,辐射效应手册，第2版。牛津，英国：牛津大学。出版社， 2002年 。   4 C. P. Brothers and D. Alexander, “辐射硬化技术的商业化