第4章 组合逻辑电路

1、4.1 组合逻辑电路分析4.2 组合逻辑电路设计4.3 组合逻辑电路险象 完成逻辑功能的电路称为逻辑电路，它可以分为两大类：完成逻辑功能的电路称为逻辑电路，它可以分为两大类：组合逻辑电路组合逻辑电路和和时序逻辑电路时序逻辑电路。v 组合逻辑电路的特点是组合逻辑电路的特点是没有记忆，当前的输出只与当前的没有记忆，当前的输出只与当前的输入有关，与以前的历史无关输入有关，与以前的历史无关（相比之下，时序电路当前的（相比之下，时序电路当前的状态就与现在和过去都有关）。状态就与现在和过去都有关）。v 我们有时为解决逻辑问题，要设计一种专用的组合电路，我们有时为解决逻辑问题，要设计一种专用的组合电路，对一

2、些被广泛使用的经典组合电路我们可以采用拿来主义，对一些被广泛使用的经典组合电路我们可以采用拿来主义，不必重新设计，如：编码器、译码器、数据选择器不必重新设计，如：编码器、译码器、数据选择器 / 分配器分配器等。等。v本章分为两大部分：本章分为两大部分：v给定电路给定电路分析分析v实现逻辑关系实现逻辑关系设计设计 分析步骤如下：分析步骤如下： （1）从输入向输出）从输入向输出逐级推导逐级推导，得到最终的输出表达式。，得到最终的输出表达式。 （在这个过程中，有时可以设几个中间变量）（在这个过程中，有时可以设几个中间变量） （2）表达式）表达式化简化简。 （3）由逻辑表达式列出）由逻辑表达式列出真值

3、表真值表。 （4）由真值表（简单逻辑可直接由表达式）概括出）由真值表（简单逻辑可直接由表达式）概括出逻逻 辑功能辑功能。 （这一步较难）（这一步较难） 组合逻辑电路的分析，就是将电路图上的连接，转组合逻辑电路的分析，就是将电路图上的连接，转化为易于归纳的形式，进而了解电路的功能。化为易于归纳的形式，进而了解电路的功能。（1）逐级推导表达式）逐级推导表达式例例1：ABCABCCBACBACBAABCABCCBACBACBAL（3）列出真值表。）列出真值表。三位奇数校验三位奇数校验器器（4）总结归纳：）总结归纳：（2）表达式化简）表达式化简 输入中有奇数个输入中有奇数个1时，时，输出为输出为1.（

4、本例已是最简）（本例已是最简）例例2：ABCCB)(CBABCA)(CBABCA)(CBABCAF)(CBABCACABACABACABAA B C F0 0 0 00 0 1 10 1 1 11 0 0 11 0 1 11 1 0 11 1 1 0真值表真值表规律：规律：ABC取值相同时，取值相同时，输出为输出为0；ABC取值不同时，取值不同时，输出为输出为1例例3：DDC DC )(DCB)(DCB)(DCBA)(DCBAW)(DCBXDCYDZ ABCD为为8421码。码。)(DCBAABCD WXYZ 0000 0011 0001 0100 0010 0101 0011 0110 01

5、00 0111ABCD WXYZ 0101 1000 0110 1001 0111 1010 1000 1011 1001 1100真值表真值表: ABCD输入只能有输入只能有0000 1001。 由真值表可知，电路输出是十进制数的余由真值表可知，电路输出是十进制数的余3码，即该电路是一个码，即该电路是一个代码转换电路代码转换电路。Y1.AB。&YY3Y2.例例 4：分析下图的逻辑功能：分析下图的逻辑功能 1. 写出逻辑表达式写出逻辑表达式Y = Y2 Y3= A AB B AB.A B.A B.A.A B.B2. 应用逻辑代数化简应用逻辑代数化简Y = A AB B AB. = A

6、AB +B AB.= AB +AB反演律反演律 = A (A+B) +B (A+B).反演律反演律 = A AB +B AB. 3. 列真值表列真值表001 100111001 4. 分析逻辑功能分析逻辑功能 输入输入相同相同输出输出为为“0”，输入，输入相异相异输出输出为为“1”， 称为称为“异或异或”逻辑关系。这种电路称逻辑关系。这种电路称“异或异或”门门。Y= AB +AB=A B逻辑式逻辑式 =1ABY逻辑符号逻辑符号ABY1. 写出逻辑式写出逻辑式例例5：分析下图的逻辑功能分析下图的逻辑功能。.&。&。1。1.BAY&A B.Y = AB AB .A B AB

7、= AB +AB化简化简 2. 列逻辑真值表列逻辑真值表001 100100111Y= AB +AB3. 分析逻辑功能分析逻辑功能 输入输入相同相同输出输出为为“1”，输入，输入相异相异输出输出为为“0”，称，称为为“判一致电路判一致电路”，可用于判断各输入端的状态是否，可用于判断各输入端的状态是否相相 同。同。ABY 以下我们结合一些常用组合逻辑电路，边学习典以下我们结合一些常用组合逻辑电路，边学习典型电路，边熟悉分析过程。型电路，边熟悉分析过程。一、全加器一、全加器 所谓全加器，是指具有从低位进位、向高位进位功所谓全加器，是指具有从低位进位、向高位进位功能的加法器。如果能的加法器。如果不考

8、虑低位进位不考虑低位进位，则称为，则称为半加器。半加器。 （ 与全加器对应的还有与全加器对应的还有全减器、半减器全减器、半减器。）。） 下面我们分析一位全加器电路。下面我们分析一位全加器电路。（1）逐级分析，写出表达式）逐级分析，写出表达式BAICBAICBA)(ABABCBAI)(ICBAFABCBACIO)(ABCBAI)(ABCBAI)( (2) 列出真值表列出真值表规律：规律：输入有奇数个输入有奇数个1时，时，F=1；输入有两个或以上输入有两个或以上1，CO=1。（3）归纳逻辑功能）归纳逻辑功能 归纳功能是比较难的，需要积归纳功能是比较难的，需要积累经验。累经验。 本例第一步要总结出奇

9、数个本例第一步要总结出奇数个1，两个以上两个以上1这样的规律，然后再联这样的规律，然后再联想出想出全加器全加器： A、B 被加数、加数，被加数、加数， CI 低位进位，低位进位， F本位的和，本位的和， CO向高位的进位。向高位的进位。二、半加器二、半加器ABABAABBABABBABAABBABASABCOABBABA)(BABABAAB真值表真值表A B S CO0 0 0 00 1 1 01 0 1 01 1 0 1规律：规律：输入有奇数个输入有奇数个1时，时，S=1；输入有两个输入有两个1时，时，CO=1。 与全加器对应的还有与全加器对应的还有全减器全减器，即带低位借位，向高，即带低位

10、借位，向高位借位的减法器。位借位的减法器。 如果不事先说出分析的是全加器，可能不一定如果不事先说出分析的是全加器，可能不一定会想到是加法器这类的东西。目前，我们会想到是加法器这类的东西。目前，我们要求能够要求能够从真值表归纳出表面的逻辑规律从真值表归纳出表面的逻辑规律，如：输入有奇数如：输入有奇数个个 1 时，输出为时，输出为1。 与半加器对应的还有与半加器对应的还有半减器半减器，即不考虑低位借位的，即不考虑低位借位的减法器。减法器。三、译码器三、译码器 例：例：2线线4线译码器线译码器将二进制编码翻译成不同的硬件输出组合。将二进制编码翻译成不同的硬件输出组合。ST0A1A0A1A01AAST

11、01AAST01AAST01AAST （1）写出表达式）写出表达式 （2）列出真值表）列出真值表 （3）总结、归纳）总结、归纳 通常通常 M 线线N线线二进制译码器，满足二进制译码器，满足 N=2M关系，关系， M位二进制码输入位二进制码输入，N条译码线输出条译码线输出。另有。另有若干译码允若干译码允许端许端（高或低电平有效）。（高或低电平有效）。 当当任一允许端无效任一允许端无效时，译码器时，译码器不工作不工作，输出线全为输出线全为高高。当。当所有允许端均有效所有允许端均有效时，译码器工作：时，译码器工作：对任一个二对任一个二进制码输入，有唯一的一条输出线为低电平，其他输出进制码输入，有唯一

12、的一条输出线为低电平，其他输出端均为高电平端均为高电平。（输出线下标号输出线下标号=二进制码值二进制码值） 按照这一原则，按照这一原则，3线线8线二进制译码器，线二进制译码器，4线线16线线二进制译码器就很容易理解了。另外还有一些二进制译码器就很容易理解了。另外还有一些 BCD 译译码器，如码器，如4线线10线译码器。线译码器。 比较器的作用是给出两个数据的大小信息：比较器的作用是给出两个数据的大小信息：大于、大于、小于或等于小于或等于。 一位数值比较器的电路如图：一位数值比较器的电路如图：四、数值比较器四、数值比较器ABABBABAABBABA（1）写出表达式）写出表达式（2）列出真值表）列

13、出真值表BAABAFBAABBAABBABAFBABAABBFBA（3）归纳）归纳 上述一位比较器是组成多位比较器的基础，可以用它构上述一位比较器是组成多位比较器的基础，可以用它构 成任意位比较器。成任意位比较器。 多位比较器的比较规律：多位比较器的比较规律： 从高位开始，出现不等即可知谁大谁小，如果所有位均从高位开始，出现不等即可知谁大谁小，如果所有位均相等，则两数相等。相等，则两数相等。 A=1 B=0 大于大于 A=0 B=1 小于小于 A=1 B=1 或或 A=0 B=0 等于等于 根据功能要求，实现具体电路设计。根据功能要求，实现具体电路设计。分为分为门电路门电路设计设计和中规模集成

14、器件和中规模集成器件设计。设计。 其步骤如下：其步骤如下： （1）搞清功能要求，）搞清功能要求，明确因果关系，设置输入、明确因果关系，设置输入、输出变量。输出变量。 （2）列出）列出真值表真值表。 （3）写出逻辑）写出逻辑表达式表达式。 （4）化简化简逻辑表达式。逻辑表达式。 （5）表达式）表达式变换（变换（根据对使用器件的要求根据对使用器件的要求）。）。 （6）画画出逻辑电路出逻辑电路图图。 例例1: 火灾报警系统，有三种探测器：烟感、温感和光火灾报警系统，有三种探测器：烟感、温感和光 感。为防止误报，规定只有两种或两种以上发出感。为防止误报，规定只有两种或两种以上发出 报警才确认，并启动声

15、光报警设备。报警才确认，并启动声光报警设备。（用与非门（用与非门 实现）实现） 解：解： （1）根据题意：）根据题意： 设探头为输入，分别用设探头为输入，分别用A、B、C代表代表烟感、温感和光感三种探头。取值为烟感、温感和光感三种探头。取值为 1=报警报警 0=无报警无报警。 设报警器输出为设报警器输出为 F， 1=启动设备启动设备 0=关闭设备关闭设备（2） 列出真值表列出真值表A B C F 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 100010111（3）写出逻辑表达式）写出逻辑表达式ABCCABCBABCAFBCACABFBCACABF

16、BCACAB（4）化简表达式）化简表达式（5）因为指定用）因为指定用与非门与非门实实现，所以要对表达式进行现，所以要对表达式进行变换。变换。（6）画出电路图）画出电路图也可以写或与式，再也可以写或与式，再两次求反，用或非门两次求反，用或非门实现实现A B C F 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 100010111&BACF例例2：设计一个设计一个3变量变量 “ 多数表决电路多数表决电路 ”。 要求：按照少数服从多数的原则表决，确定某项决要求：按照少数服从多数的原则表决，确定某项决 议是否通过。其中甲具有最高表决权，即甲同意则议

17、是否通过。其中甲具有最高表决权，即甲同意则 决议通过决议通过（用与非门实现）（用与非门实现） 解：解： （1）根据题意：）根据题意： 用用A表示甲，表示甲，B、C表示其他参与表示其他参与决议的代表。决议的代表。1表示同意，表示同意，0表示表示不同意。不同意。 设设F为表决电路输出为表决电路输出 ，1为决议通为决议通过，过，0为决议没通过。为决议没通过。 （2） 列出真值表列出真值表A B C F 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 100011111（3）写出逻辑表达式）写出逻辑表达式ABCCABCBACBABCAFBCAFBCAFBCA

18、（4）化简表达式）化简表达式（5）因为指定用）因为指定用与非门与非门实实现，所以要对表达式进行现，所以要对表达式进行变换。变换。（6）画出电路图）画出电路图也可以写或与式，再也可以写或与式，再两次求反，用或非门两次求反，用或非门实现实现&BCAFA B C F 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 100011111 例例3：设计一个比较两个设计一个比较两个3位二进制数是否相等的数值位二进制数是否相等的数值 比较器。比较器。 解：解： （1）根据题意：设两个）根据题意：设两个3位二进制数分别位二进制数分别 A=A2A1A0， B=B

19、2B1B0；结果为；结果为F，相等为，相等为1，不等为，不等为0。即此。即此 电路为电路为6输入一输出。输入一输出。 （2） 列出真值表列出真值表（太复杂了）（太复杂了） 分析：当两个数各位都相等时，即为相等，否则分析：当两个数各位都相等时，即为相等，否则 F=0。只有。只有 Ai 和和 Bi 同时为同时为0或同时为或同时为1时，时，A=B。 则有则有)()(000011112222BABABABABABAF（3）化简表达式（不可化简了）化简表达式（不可化简了） 可用可用7个与门和个与门和3个或门个或门实现。也可对表达式进行实现。也可对表达式进行 转换：转换： 001122BABABAF=1=

20、1=11A2B2A1B1A0B0F 则可用则可用3个异或非（同或）门和个异或非（同或）门和1个与门个与门实现。实现。（4） 画逻辑电路图画逻辑电路图 例例4：设计一个乘法器，用于产生两个设计一个乘法器，用于产生两个2位二进制数的位二进制数的 乘积。乘积。A B0 00 10 20 31 01 11 21 32 02 12 22 33 03 13 23 3M000001230246036901013BBAAM 0101010101012 BBAABBAABBAAM0101010101010101010101011 BBAABBAABBAABBAABBAABBAAM0101010101010101

21、0 BBAABBAABBAABBAAMA1A0 B1B0 M3M2M1M00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 00 0 0 00 0 0 00 0 0 00 0 0 10 0 1 00 0 1 10 0 0 00 0 1 00 1 0 00 1 1 00 0 0 00 0 1 10 1 1 01 0 0 1真值表真值表表达式表达式:表达式化简：表达式化简：01013BBAAM 011

22、1012BBABAAM0010110101011BAABBABBABAAM000BAM 采用采用8个与门、两个或门和若干非门即可实现。个与门、两个或门和若干非门即可实现。例例1：设计一个组合逻辑电路，用于判别以余设计一个组合逻辑电路，用于判别以余3码表示的码表示的 1位十进制数是否为合数。位十进制数是否为合数。A B C D F0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1真值表真值表A B C D Fddd00001

23、01011dddBCDADABFBCDADABFBCDADABBCDADAB&FBACD例例2：有一个水塔，由大小两个水泵供水。水位高于有一个水塔，由大小两个水泵供水。水位高于C时时 不供水，水位低不供水，水位低C时由小水泵单独供水；水位低于时由小水泵单独供水；水位低于 B时，时， 由大水泵单独供水；水位低于由大水泵单独供水；水位低于A时，由两个时，由两个 水泵同时供水，请说明两个水泵的工作情况。水泵同时供水，请说明两个水泵的工作情况。解：解： 设大电机为设大电机为DL，小电，小电 机为机为DS，取值为，取值为1表示表示 工作，为工作，为0表示停止。三表示停止。三 个位为个位为A、B和

24、和C取值为取值为 1表示水位低于表示水位低于A、B或或 C点，为点，为0则表示水位不则表示水位不 低。低。A B C DS DL0 0 0 0 00 0 1 1 00 1 1 0 11 1 1 1 10 1 0 X X1 0 0 X X1 0 1 X X1 1 0 X X由卡诺图，得到：由卡诺图，得到：ABC00011110010011XXXXABC00 01 11 10010011XXXXCBADSBDL 11&DSBACDL加法器加法器: 实现二进制加法运算的电路实现二进制加法运算的电路进位进位如：如：0 0 0 0 11+10101010不考虑低位不考虑低位来的进位来的进位半加器

25、实现半加器实现要考虑低位要考虑低位来的进位来的进位全加器实现全加器实现1、半加器、半加器 半加：实现两个一位二进制数相加，不考半加：实现两个一位二进制数相加，不考虑来自低位的进位。虑来自低位的进位。两个输入两个输入AB表示两个同位相加的数表示两个同位相加的数两个输出两个输出SC表示半加和表示半加和表示向高位的进位表示向高位的进位COABSC逻辑符号：逻辑符号：半加器真值表半加器真值表逻辑表达式逻辑表达式逻辑图逻辑图BABABAS ABC &=1.ABSC0 0A B S C0 00 11 01 11 01 00 12、 全加器全加器输入输入Ai表示两个同位相加的数表示两个同位相加的数B

26、iCi-1表示低位来的进位表示低位来的进位输出输出表示本位和表示本位和表示向高位的进位表示向高位的进位CiSi 全加：实现两个一位二进制数相加，且考虑全加：实现两个一位二进制数相加，且考虑来自低位的进位。来自低位的进位。逻辑符号：逻辑符号： COAiBiCi-1SiCiCI Ai Bi Ci-1 Si Ci 0 00 00 10 11 01 01 11 1（1）列真值表）列真值表（2）写出逻辑式）写出逻辑式1111iiiiiiiiiiiiiCBACBACBACBAS1111 iiiiiiiiiiiiiCBACBACBACBAC11 iiiiiiCACBBA1 iiiCBA1 00 01 00

27、11 00 10 11 101010101COCO1AiBiCi-1SiCi半加器构成的全加器半加器构成的全加器11 iiiiiiiCACBBAC1 iiiiCBASAiCi-1Bi逻辑图逻辑图&=11CiSi 例例3：某工厂有某工厂有A、B、C三个车间和一个自备电站，站三个车间和一个自备电站，站内有两台发电机内有两台发电机G1和和G2。G1的容量是的容量是G2的两倍。如的两倍。如果一个车间开工，只需果一个车间开工，只需G2运行即可满足要求；如果两运行即可满足要求；如果两个车间开工，只需个车间开工，只需G1运行，如果三个车间同时开工，运行，如果三个车间同时开工，则则G1和和 G2均需运

28、行。试画出控制均需运行。试画出控制G1和和 G2运行的逻辑运行的逻辑图。图。（用与非门实现）（用与非门实现） 设：设：A、B、C分别表示三个车间的开工状态：分别表示三个车间的开工状态：开工为开工为“1”，不开工为，不开工为“0”； G1和和 G2运行为运行为“1”，不运行为，不运行为“0”。1. 根据逻辑要求列真值表根据逻辑要求列真值表 首先假设逻辑变量、逻辑函数取首先假设逻辑变量、逻辑函数取“0”、“1”的含义。的含义。 逻辑要求：如果一个车逻辑要求：如果一个车间开工，只需间开工，只需G2运行即可运行即可满足要求；如果两个车间满足要求；如果两个车间开工，只需开工，只需G1运行，如果运行，如果

29、三个车间同时开工，则三个车间同时开工，则G1和和 G2均需运行。均需运行。开工开工“1” 不开工不开工“0”运行运行“1” 不运行不运行“0”1. 根据逻辑要求列真值表根据逻辑要求列真值表1 0 10 0 1 0 1 0 0 1 1 1 0 0 1 1 01 1 10 0 00111 0 0 1 00001 11 0 1A B C G1 G22. 由真值表写出逻辑式由真值表写出逻辑式取取 G = “1”若输入变量为若输入变量为“1”则取则取输入变量本身输入变量本身(如如A )；若输入变量为若输入变量为“0”则取则取其反变量其反变量(如如 A )。ABCCABCBABCAG1在一种组合中，各输入

30、在一种组合中，各输入变量之间是变量之间是“与与”关系关系各组合之间是各组合之间是“或或”关关系系ABCCBACBACBAG21 0 10 0 1 0 1 0 0 1 1 1 0 0 1 1 01 1 10 0 00111 0 0 1 00001 11 0 1A B C G1 G2 3. 化简逻辑式化简逻辑式4. 用用“与非与非”门构成逻辑电路门构成逻辑电路ABCCABCBABCAG1ABCCBACBACBAG2ACBCABACBCABG1ACBCABABCCBACBACBAG2 所谓输入只有原变量没有反变量是指第一级的输入信所谓输入只有原变量没有反变量是指第一级的输入信号只能由号只能由A、B、

31、C、D等组成，不能出现等组成，不能出现 等等DCBA 、 要解决这个问题似乎很简单：将所有的反变量都加要解决这个问题似乎很简单：将所有的反变量都加一个反相器。一个反相器。 但这样简单处理的结果是门太多，为了获得最佳计，但这样简单处理的结果是门太多，为了获得最佳计，我们可以通过我们可以通过表达式变换表达式变换，用，用尽量少的电路尽量少的电路满足只有原满足只有原变量的要求。变量的要求。解：解： 用卡诺图化简用卡诺图化简 例如例如：在只有原变量输入的条件下，实现逻辑函数：在只有原变量输入的条件下，实现逻辑函数), , , , , , , , , , m(F(A,B,C,D)1413121110987

32、654DACBBABAF两次求反：两次求反：DACBBABAFDACBBABA用反相器解决只有原变量问题，不用动脑筋，但用反相器解决只有原变量问题，不用动脑筋，但 增加了四个门。增加了四个门。 如果将表达式进行变换，可以简化电路。如果将表达式进行变换，可以简化电路。DACBBABAF)()(CABDBAACBBDAACBBDA再两次求反再两次求反ACBBDAF 经过表达式变换，经过表达式变换，带带“非号非号”的项合并了的项合并了，逻辑门也减少了逻辑门也减少了。如右。如右图图:有时，为了减少带有时，为了减少带“非号非号”的项，还可以考虑的项，还可以考虑利用利用 多余项多余项，寻求进一步化简的可能

33、。，寻求进一步化简的可能。（当然，不一定（当然，不一定 都能再简化）都能再简化）DACBBABAFDABACBBA CADB)()(DCABDCBAACDBBCDAACDBBCDA BBAA )()(ACDBBBCDAAABCDBABCDA) 总结上述简化过程，我们可以发现：总结上述简化过程，我们可以发现： 电路越来越简单了，但所需级数没变电路越来越简单了，但所需级数没变. 输入级输入级是为了解决是为了解决“非号非号”而存在的，带而存在的，带“非号非号”的项（称为尾部因子）越多，输入级越复杂，因此我的项（称为尾部因子）越多，输入级越复杂，因此我们要尽量减少带们要尽量减少带“非号非号”的项。的项

34、。 中间级中间级的门数与表达式乘积项的多少有关，应尽量的门数与表达式乘积项的多少有关，应尽量减少乘积项个数。减少乘积项个数。 下面归纳一下下面归纳一下在只有原变量，没有反变量输入的条件在只有原变量，没有反变量输入的条件下，用与非门实现逻辑函数时下，用与非门实现逻辑函数时设计步骤设计步骤： 第一步：用卡诺图化简，得到第一步：用卡诺图化简，得到最简与最简与或式。或式。 第二步：第二步：寻找所有的多余项，寻找所有的多余项，将可以用来实现合并尾将可以用来实现合并尾部因子者加入（无此可能者不要）。部因子者加入（无此可能者不要）。 如：如： 加入不能简化。加入不能简化。 第三步：第三步：尾部因子变换。尾部

35、因子变换。 如：如： 第四步：两次求反，得第四步：两次求反，得与非与非与非表达式。与非表达式。 第五步：第五步：画出逻辑图。画出逻辑图。DBCABAF ) (CBACDBCAABCDABCDA例例：设计一个组合逻辑电路，判断献血者与受血者的血：设计一个组合逻辑电路，判断献血者与受血者的血型是否相容。规则如表所示，型是否相容。规则如表所示，“”表示两者血型相容。表示两者血型相容。受血受血献血献血ABOABABABO解：解：由题意知：电路输入变量由题意知：电路输入变量为献血者和受血者。血型共四种，为献血者和受血者。血型共四种，可用两个变量的可用两个变量的4组编码表示，组编码表示，WX表示献血者，表

36、示献血者，YZ表示受血者。表示受血者。F表示输出，相容为表示输出，相容为1，不容为，不容为0。受血受血献血献血WXYZABABO血型编码血型编码0000011011011011真值表真值表WX YZ F00 00WX YZ F00 0100 1000 1101 0001 0101 1001 1110 0010 0110 1010 1111 0011 0111 1011 111111111110000000WXYZZWXYZYWXZYWXZYXWZXYWZYXWZYXWZYXWF ZXWZYXZYWXFZXWZYXZYWXZXWZYXZYWX如果换一种编码方式，如表所示：如果换一种编码方式，如表

37、所示：受血受血献血献血WXYZOABAB血型编码血型编码0000011011011011WXYZYZZYXWYZZYXWYZZYZYZYXWF)( )()(WXYZYXWXZWXW)()(ZXWYZXW)()()()(ZXYWZXWYW)()(ZXYWFZXYW1111FXWYZ1 关于无反变量提供时如何使组合电路达到最简的问关于无反变量提供时如何使组合电路达到最简的问题，至今尚无一种系统而有效的方法，只能由设计者根题，至今尚无一种系统而有效的方法，只能由设计者根据具体问题进行灵活处理。据具体问题进行灵活处理。 以前我们设计电路时，以前我们设计电路时，假定假定所有输入信号同时变化，所有输入信号

38、同时变化，门电路没有延迟，门电路没有延迟，在此条件下，在此条件下，能保证输出逻辑正确能保证输出逻辑正确。 实际情况是：输入信号实际情况是：输入信号不可能同时翻转，门的延迟不可能同时翻转，门的延迟也各不相同也各不相同，于是就要出现问题了于是就要出现问题了冒险竞争！冒险竞争！ 几个概念：几个概念： 静态冒险静态冒险：如果输入的变化本：如果输入的变化本不应不应引起输出引起输出变化变化，但但实际实际出现了变化出现了变化，称静态冒险。（打破了应有的平静），称静态冒险。（打破了应有的平静） 如：如： 本应本应 1 1 实际实际 1 0 1 或或 本应本应 0 0 实际实际 0 1 0 动态冒险动态冒险：如

39、果输入的变化确应引起输出发生：如果输入的变化确应引起输出发生一次一次翻转翻转，但实际发生了，但实际发生了多次翻转多次翻转，称为动态冒险。，称为动态冒险。 如：如： 本应本应 0 1 实际实际 0 1 0 1 实际逻辑电路中，信号经过同一电路中的不同路径所实际逻辑电路中，信号经过同一电路中的不同路径所产生的时延不同。时延的长短与产生的时延不同。时延的长短与信号经过的门数、具体逻信号经过的门数、具体逻辑门的时延大小和导线的长短辑门的时延大小和导线的长短有关。有关。输入输入信号经过不同路信号经过不同路径到达径到达输出输出端的时间端的时间有先有后有先有后叫叫竞争竞争。 险象险象：电路中竞争的存在，使得

40、输入信号的变化：电路中竞争的存在，使得输入信号的变化引起输出信号出现引起输出信号出现非预期的错误输出现象非预期的错误输出现象。 非临界竞争：非临界竞争：不产生错误输出的竞争。不产生错误输出的竞争。 临界竞争：临界竞争：导致错误输出的竞争。导致错误输出的竞争。 组合电路中的险象是一种组合电路中的险象是一种瞬态现象瞬态现象，表现为在输出产，表现为在输出产生不应有的尖脉冲，暂时破坏正常逻辑关系。瞬态结束即生不应有的尖脉冲，暂时破坏正常逻辑关系。瞬态结束即可恢复正常逻辑关系。可恢复正常逻辑关系。例例1：假设假设B=C=1，代入表达式可得，代入表达式可得AAF 可知，可知，理想理想情况下，无论情况下，无

41、论A怎么变化，怎么变化，F 恒为恒为1。 实际实际电路中：电路中：存在时间延迟。存在时间延迟。 假设每个门的延迟时间为假设每个门的延迟时间为 tpd ，同样分析，同样分析B=C=1 时，时，A的变化对输出的影响。的变化对输出的影响。&1&FABCdegG1G2G3G4CAABFAdtpd2tpde1F2&1&FABCdegG1G2G3G4产生两次竞争：产生两次竞争： 第一次（第一次（A 0 1 ）：）：在门在门G4上发生竞争，由于上发生竞争，由于G4为与为与非门，没有产生险象，因此非门，没有产生险象，因此是是非临界竞争非临界竞争。第二次（第二次（A 1 0 ）

42、：在门在门G4上发生竞争根据与非门特上发生竞争根据与非门特性，输出负脉冲，产生险象，性，输出负脉冲，产生险象，因此是因此是临界竞争临界竞争。g例例2：假设假设B=C=0，代入表达式可得，代入表达式可得AAF 可知，可知，理想理想情况下，无论情况下，无论A怎么变化，怎么变化，F 恒为恒为0。实际实际电路中：电路中：存在时间延迟。存在时间延迟。 假设每个门的延迟时间为假设每个门的延迟时间为 tpd ，同样分析，同样分析B=C=0 时，时，A的变化对输出的影响。的变化对输出的影响。1111FABCdegG1G2G3G4)(CABAFAdtpd2tpde1F2g产生两次竞争：产生两次竞争： 第一次（第

43、一次（A 0 1 ） ：在门在门G4上发生竞争。根据或非门上发生竞争。根据或非门特性，输出正脉冲，产生险特性，输出正脉冲，产生险象，因此是象，因此是临界竞争临界竞争。第二次（第二次（A 1 0 ） ：在门在门G4上发生竞争，由于上发生竞争，由于G4为或为或非门，没有产生险象，因此非门，没有产生险象，因此是是非临界竞争非临界竞争。1111FABCdegG1G2G3G4按错误输出脉按错误输出脉冲信号的极性冲信号的极性“0”型险象型险象：错误输出为：错误输出为负负脉冲脉冲“1”型险象：型险象：错误输出为错误输出为正正脉冲脉冲方法：方法：代数法、卡诺图法代数法、卡诺图法一、代数法一、代数法步骤：步骤：

44、1、找出找出同时以原变量和反变量形式出现的同时以原变量和反变量形式出现的变量变量X。2、消去消去函数表达式中的函数表达式中的其他变量，其他变量，看是否出现看是否出现或或 形式，有则可能产生险象。（依次代入输入形式，有则可能产生险象。（依次代入输入取值组合）取值组合）XX 条件：当某个条件：当某个变量变量X同时以原变量和反变量同时以原变量和反变量的形式的形式出现出现，且且在在一定条件下一定条件下表达式表达式可简化成可简化成 或或 形式形式时，则时，则X的变化可能由于竞争而产生险象。的变化可能由于竞争而产生险象。XX XX XX 例例1：试判断以下逻辑表达式是否可能产生险象。：试判断以下逻辑表达式是否可能产生险象。ACBACAF解：解：找出具有竞争条件的变量。找出具有竞争条件的变量。 经分析经分析A和和C均具备竞争条件。首先均具备竞争条件。首先分析变量分析变量 A： 可见，可见，当当B=C=1时，时，A的变化可能使电路产生险象的变化可能使电路产生险象。 分析变量分析变量 C： 可见，可见，C的变化不会使电路产生险象的变化不会使电路产生险象。 时,00 BC 时,01 BC AF 时,11 BC AF AAF 时,10 BC AF 时,00 AB 时,01 AB C F 时,11 AB 1 F 时,10 AB C F C F 例例2：试判断以下逻辑表达式是否可能产生险