第6讲 触发器与时序电路设计方法

1、触发器与时序电路设计方法触发器与时序电路设计方法一、存贮元件的种类一、存贮元件的种类二、锁存器举例二、锁存器举例三、触发器举例三、触发器举例四、基于四、基于TG的的D触发器仿真触发器仿真一、存贮元件的种类一、存贮元件的种类 存贮元件：能赋值、能存贮存贮元件：能赋值、能存贮 锁存器和触发器锁存器和触发器都是存贮元件都是存贮元件锁存器： 对锁存器赋值后，存贮值立即输出 （基本、同步触发器）电平敏感触发器 ： 对触发器赋值后，存贮值不立即输出，当出现时钟边沿时输出存贮值 （边沿触发器）边缘敏感1、动态与静态动态： 用寄生电容存数据版图小，但存储在电容器上的能量会随时间消耗掉静态： 用反相器反馈存数据

2、闭环锁存器，准静态锁存器nD-typenT-typenSR-typenJK-type2、功能按功能分类：按功能分类：PP. 251（1）、）、RS触发器触发器S RQn+1 0 0 0 1 1 0 1 1Qn01不定1)、特性表、特性表2)、函数式（状态方程）、函数式（状态方程）)(01约束条件SRQRSQnnPP. 2512、JK触发器触发器CP J KQn+1 X X X 0 0 0 1 1 0 1 1Qn Qn01QnQKQJQn1PP. 251CPC11DD(3)、D触发器触发器 CP DQn+1 0 X 1 0 1 1Qn 01DQn1PP. 251 CP DQn+1 0 X 1 0

3、 1 1Qn 01DQn1D触发器触发器DQn0101D锁存器锁存器()基于静态CMOS门的锁存器二、静态锁存器或非门与门CLK=1，Q=DCLK=0，保持保持DD基本RS触发器基本D触发器（）基于传输门的静态锁存器 =0: Q=D =1: Q保持 QbQD 1 0 0QbQD 基于传输门的静态锁存器工作过程 Q=D =0:基于传输门的静态锁存器工作过程 =0: Q=D =1: Q保持 1 1QbQD 0(3) 钟控CMOS反向器(C2MOS)符号图符号图电路图电路图工作原理 = 0: p1 n1 都截止，输出悬空 = 1: p1 n1 都导通，实现反向器的功能(4) Mux-Based La

4、tches 基于选择器的锁存器Negative latch（负锁存器）负锁存器）(transparent when CLK= 0)Positive latch(正锁存器正锁存器)(transparent （赋值）赋值）When（CLK= 1)CLK10DQ0CLK1DQInClkQClkQInClkQClkQCLKCLKCLKDQ0CLK1DQ(5) Static Latch based on RAMDQbQDbPP. 260DQbQDb(5) Static Latch based on RAMM1M2M3M4QM5DM6CLKM7DbM8CLKVDDQPP. 260(6) SSTC的锁存器C

5、LK=1，Q=DCLK=0，保持(6) SSTC的锁存器工作原理CLK=1，D=1=0=10(6) SSTC的锁存器工作原理CLK=1，D=0=1=00Clk=1，Q=D，从而实现了锁存器的功能（7） TSPCCLKInVDDCLKVDDInOutCLKVDDCLKVDDOutNegative latch(transparent when CLK= 0)Positive latch(transparent when CLK= 1)Including Logic in TSPCCLKInCLKVDDVDDQPUNPDNCLKVDDQCLKVDDIn1In1In2In2AND latchExamp

6、le: logic inside the latch(8) Regenerative latch（再生锁存器）Q+D+PP. 258性能比较三、触发器触发器基本原理由基本CMOS门构成基于传输门的触发器C2MOS电路构成的触发器TSPC概述： Flip-flopsNot transparentuse multiple storage elements to isolate output from input对Flip-flops赋值后，存贮值不立即输出，当时钟边沿时输出存贮值Major varieties: master-slave; 主从结构 edge-triggered. 边沿触发PP.

7、259主从触发器 DQ主从 = 1: 主锁存器有效，主锁存器有效，接收数据；从锁存器无接收数据；从锁存器无效，效，Q输出保持原来数输出保持原来数据据 = 0: 主锁存器无效；主锁存器无效；从锁存器有效，传递主从锁存器有效，传递主锁存器的信号，主触发锁存器的信号，主触发器输出稳定，所以器输出稳定，所以Q不不改变。改变。（1）基本CMOS组成的触发器CMOS锁存器DDDDCLOCK=0, CLOCK1主触发器工作。从触发器：CLOCK由于先经过或门（输出始终为），封闭。CLOCK=1, CLOCK0从触发器工作。主触发器：CLOCK由于先经过与门（输出始终为0），封闭。一、Static flip-

8、flops (静态触发器)基于传输门的静态触发器DQT1I1CLKCLKT2CLKCLKI2I3I4这是上边沿CLK=1CLK=0主触发器工作CLK=0CLK=1从触发器工作上升沿工作（取上升沿之前的数据）（）Master-Slave (Edge-Triggered) Register10DCLKQMMaster01CLKQSlaveQMQDCLKQMQDCLKT2I2T1I1I3T4I5T3I4I6这是上边沿DQbQDb() Static flip-flops based on RAMbDQbQDb这是下边沿四、Dynamic Latches (动态锁存器)(1) 基于传输门的Dynamic

9、 LatchesCg: 存贮节点的寄生电容 主要由反相器的栅电容组成存贮节点PP. 2521. Operation =1: ？ =0: ？n = 0: transmission gate is off, inverter output is determined by storage node.n = 1: transmission gate is on, inverter output follows D input.PP. 2522. Layout3. 特点 电路简点 动态电容会放电PP. 254(2) Clocked CMOS Latches (C2MOS Latches) 钟控CMOS

10、锁存器Q存贮节点(D) =1: ？ =0: ？特点 电路简点 动态电容会放电OperationPP. 256Clocked invertersymbolcircuitPP. 256Clocked inverter operation = 0: both clocked transistors are off, output is floating. = 1: both clocked inverters are on, acts as an inverter to drive output.symbolcircuitPP. 256(3) Quasi-static Latches 准静态锁存器L

11、D =0: Q存贮2 =0: 正反馈断开， 电路成动态LatchOperationLD =1: Q=D存贮节点2 =1:存贮节点形成正反馈， 电路成静态锁存器(D)QPP. 255四、Dynamic flip-flops (动态触发器)(1) 基于传输门的Dynamic flip-flops这是上边沿masterslaveb 0：赋值 1：内部Q保存， slave输出改变内部的Q（2）C2MOSM1DQM3CLKM4M2CLKVDDCL1XCL2Master S t a g eM5M7CLKCLKM8M6VDDSlave S t a g e（3）TSPC Register（真单相钟控寄存器）真

12、单相钟控寄存器）CLKCLKDVDDM3M2M1CLKYVDDQQM9M8M7CLKXVDDM6M5M4这是上边沿（3）TSPC Register（真单相钟控寄存器）真单相钟控寄存器）CLKCLKDVDDM3M2M1CLKYVDDQQM9M8M7CLKXVDDM6M5M4CLK=0时=1=D保持保持（3）TSPC Register（真单相钟控寄存器）真单相钟控寄存器）CLKCLKDVDDM3M2M1CLKYVDDQQM9M8M7CLKXVDDM6M5M4CLK=1时= DDD上升沿触发上升沿触发四、 Design of Sequential machines一、FSM二、设计方法与特点三、设计

13、实例PP. 260一、FSM structure FSM - finite state machine 有限状态机输入输入输出输出状态状态信号信号驱动（激励信号)1、FSM structurePP. 261-264、输出方程、输出方程)(QXFY，2、驱动方程、驱动方程)(QXGD，组合逻辑组合逻辑3、状态方程、状态方程)(1QDHQn，)(1QXJQn，XYQD2、FSM三个基本方程三个基本方程触发器特性方程触发器特性方程设计的一般步骤设计的一般步骤 1、确定输入变量、输出变量、状态、确定输入变量、输出变量、状态 （通过分析问题）（通过分析问题）2、作出状态图、作出状态图 （根据问题含义）（

14、根据问题含义）3、状态简化。即消除冗余状态。、状态简化。即消除冗余状态。4、确定状态编码，画出卡诺图、确定状态编码，画出卡诺图5、写出三个方程；选定触发器，写出触发器的激励函数、写出三个方程；选定触发器，写出触发器的激励函数6、画出逻辑电路图、画出逻辑电路图7、电路用触发器电路用触发器(D, JK)和与非门和与非门 （用（用CMOS晶体管级，版图实现晶体管级，版图实现) 设计要求：完成给定的功能设计要求：完成给定的功能二、设计方法与特点与数电相同与数电相同Q3Q2Q1Q0Y00000001001001010110011110000000000100100100100011三、设计实例十进制计数

15、器为例作为自主学习作业 （PSPICE仿真）1、状态图23QQ01QQ000001111001111000000001103Q23QQ01QQ000001111001111000000110112Q23QQ01QQ000001111001111000000110111Q23QQ01QQ000001111001111000000111110Q2、卡诺图 Q3Q2Q1Q0Y0000000100100101011001111000000000010010010010001123QQ01QQ000001111001111000000001103Q23QQ01QQ000001111001111000000110112Q23QQ01QQ000001111001111000000110111Q23QQ01QQ000001111001111000000111110Q3、驱动方程 0301233QQQQQQD)(01222QQQQD)(0101311QQQQQQD000QQDD0Q0Q0D1Q1Q1D2Q2Q2D3Q3Q3Q0clk4、门级电路图 0301233QQQQQQD)(01222QQQQD)(0101311QQQQQQDQ0Q1Q2Q3Q0Q2Q1Q0Q1Q0Q1Q0Q2000QQD5、晶体管级电路图 D0Q0Q0D1Q1Q1D2Q2Q2D3Q3Q3Q0clkQ0