数字钟课程设计

1、东华理工大学课程设计报告 课程名称： 数字钟 系 部： 信息工程系 通信工程 专业班级： 1421302 小组成员： 谢渊良 指导教师： 邓伶俐 完成时间： 2016/ 3/20 报告成绩： 评阅教师 邓伶莉 日期 目录摘要.2第一章：课程设计任务与要求3第二章:设计内容.3 2.1 基本设计思路 .3 第三章： 详细设计及参数计算4 3.1 秒脉冲的产生 .4 3.2 时钟显示电路设计.5 3.2.1 时计数的设计.6 3.2.2 秒计数、分计数的设计.7 3.3 整点报时电路设计8 第四章：系统的总体设计与仿真.9第五章：总结10参考文献.10摘 要电子钟在现代社会已经使用的非常广泛，伴随

2、着数字电路技术的发展，数字钟的出现，更加方便了大家的生活，同时也大大地促进了社会的进步。数字电路具有电路简单、可靠性高、成本低等优点，本设计就以数字电路为核心设计智能电子钟。 数字钟就是由电子电路构成的计时器。是一个将“ 时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为12小时，显示满刻度为11时59分59秒，另外应有校时功能和、报时等附加功能。主电路系统由秒信号发生器、时、分、秒计数器，译码器及显示器，校时电路，整点报时电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用石英晶体振荡器加分频器来实现，这里采用555定时器。秒信号产生器将标准秒信号送入“

3、秒计数器”，“秒计数器”采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计时器，可实现对一天24小时的累计。计数器用的是74160。译码显示电路将“时”、“分”、“秒”计数器的输出状态送到七段显示译码管译码显示出来。整点报时电路时根据计时系统的输出状态产生一脉冲信号，然后去触发一音频发生器实现报时。校时电路时用来对“时”、“分”、“秒”显示数字进行校对调整的。关键词 ： 计时器；计数； 译码 ； 报时；校时校分 第一章：课程设

4、计任务与要求1.1数字钟的功能要求 基本功能 准确计时，以数字形式显示时、分、秒的时间 小时的计时要求为“12翻1”，分和秒的计时要求为60进位 有较时功能 整点报时功能 第二章：设计内容2.1设计思路模块化的数字钟电路 时分秒计数电路 校时电路 译码显示电路 整点报时电路 脉冲产生电路设计思路：数字钟实际上是一个对标准频率（1Hz）进行计数的计数电路，一般由脉冲产生器、计数器、整点报时电路、七段数码显示器等几部分组成。采用555定时器产生稳定的脉冲信号，作为数字时钟的时间基准，要求频率为1HZ，为标准秒脉冲。 将秒脉冲接入时分秒电路，“秒”的显示由两级计数器74LS160组成的六十进制计数电

5、路实现；“分”的显示电路与“秒”相同，“时”的显示由两级计数器74LS160组成的二十四进制电路来实现，“所有计时结果由7位数码管显示。且电路带有整点报时电路,使用蜂鸣器发生达到报时效果。它的基本逻辑框图如图所示： 第三章： 详细设计及参数计算3.1 秒脉冲的产生多谐振荡器是一种能产生矩形波的自激振荡器，也称矩形波发生器。“多谐”指矩形波中除了基波成分外，还含有丰富的高次谐波成分。多谐振荡器没有稳态，只有两个暂稳态。在工作时，电路的状态在这两个暂稳态之间自动地交替变换，由此产生矩形波脉冲信号，常用作脉冲信号源及时序电路中的时钟信号。要求精确的时钟源是通过555定时器（LM555CN）实现多谐振

6、荡，需要R1，R2和电容，并接+5V的直流电源。 因为选择了频率为1000HZ的振荡器以提高计时器的精度而74LS160计数器所需要的是1HZ的标准秒脉冲信号3.11原理图如下：3.12参数计算：振荡周期：T=0.7(R1+2R2)C T=0.7(47000+2*47000)*0.000001=1HZ3.2时钟显示电路设计计数电路就要用到计数器，而计数器又有同步和异步之分。这里时计数电路要用到12进制计数器；分、秒计数器则需要用到60进制计数器。为了电路器件的统一，也方便。这里均采用74160同步十进制计数器。 74160计数器不仅具有二进制加法计数功能，还具有预置数、保持、和异步置零等附加功

7、能。图中LD为预置数控制端，D0-D3为数据输入端，C为进位输出端，RD为异步置零端，EP、ET为工作状态控制端。3.2.1时计数的设计原理图如下：时计时器采用的是12进制计时。全部采用的是异步置零法。通过两片74LS160构建100进制加法器来得到任意比100进制小的进制计时器。当个位为0010，十位为0001时，用与门产生置零信号进行异步置零。3.2.2 秒计数，分计数的设计原理图如下：分计时器采用的是60进制计时。全部采用的是异步置零法。通过两片74LS160构建100进制加法器来得到任意比100进制小的进制计时器。当个位为0000，十位为0110时，用与门产生置零信号进行异步置零。3.

8、3 报时电路设计原理图如下：这里通过三个开关来分别较时秒，分，钟。当开关打开时，时分不由秒脉冲控制，由秒进位、分进位控制。而当开关闭合时，由秒脉冲主导控制。而秒较时开关断开时则不让秒脉冲信号源接入秒CLK，当达到所要较的秒数，则闭合开关，引入秒脉冲信信号由此达到较时功能。 3.3 整点报时电路设计设计要求：达到整点，需要报时，报整点数下。如时钟到6点时报时6下。原理图如下：整点报时主要由4位串行加法器和74191减法计数器组成。根据要求达到整点，需要报时，报整点数下。这里通过加法器，将时钟的个，十位的BCD码变成16进制时钟数。通过减法计数器，当将输入的16进制码减码到0时，接个反门连到CTE

9、S使其保持。而同步置数端由当分，秒同时为xx:59:59控制。报时电路通过输出端与CLK端与在一起，接个LAMP。第四章 ：系统的总体设计与仿真总电路如下图：首先脉冲产生器产生1s秒脉冲，接入较时电路、整点报时电路。较时电路控制时，秒，分计时器计时与较时。而整点报时电路是做为一个辅助功能电路而存在的。此电路中用灯泡代替了蜂鸣器，效果相同。第五章 ：总结做什么设计，要有大体的框架，先要有大的一个方向，具体细节先不管，然后各个击破。由于这个数字钟设计是模块化设计的，所以实现更容易些。如果不封装起来，谁不会晕。由于有书借鉴，所以做较时电路的话简单一些，我还修改了一下其中的电路设计图，使其更简洁。后来

10、的整点较时电路比较难一点，先前测试的减法计数器都不工作，自己和同学一起一点点测试分析问题所在才把接口接对。所以我觉得遇到问题不能傻的愣在那里，不舍得去拆电路，怕困难，要敢于尝试。凡事先破后立也就是这个道理吧。当然团结合作排在第一位吧。只有相互交流才能更好的解决问题。参考文献1 阎石.数字电子技术基础.5版.北京：高等教育出版社,2006.东华理工大学信息工程学院课程设计评分表学生姓名：谢渊良 班级：1421302 学号：201420130326课程设计题目：数字钟项目内容满分实 评选题能结合所学课程知识、有一定的能力训练。符合选题要求（5人一题）10工作量适中，难易度合理10能力水平能熟练应用所学知识，有一定查阅文献及运用文献资料能力10理论依据充分，数据准确，公式推导正确10能应用计算机软件进行编程、资料搜集录入、加工、排版、制图等10能体现创造性思维，或有独特见解10成果质量总体设计正确、合理，各项技术指标符