数字逻辑设计第5章兰京川

1、1 1第第5 5章章 组合逻辑设计实践组合逻辑设计实践文档标准和电路定时文档标准和电路定时常用的中规模组合逻辑器件常用的中规模组合逻辑器件数字逻辑设计及应用数字逻辑设计及应用2 2内容回顾内容回顾5.1 文档标准文档标准信号名和有效电平信号名和有效电平5.2 电路定时电路定时传播延迟传播延迟定时图、定时分析定时图、定时分析3 3信号名、信号名、 有效电平、引脚的有效电平有效电平、引脚的有效电平信号命名方法信号命名方法：应具有特定含义，如采用：应具有特定含义，如采用READY、 GO、ERROR等。等。信号的有效电平信号的有效电平： 信号应有与之对应的有效平，如果信号应有与之对应的有效平，如果

2、在高电平时完成信号的命名动作（如在高电平时完成信号的命名动作（如 READY），或表示命名的含义（如），或表示命名的含义（如 ERROR），则称信号高电平有效，反），则称信号高电平有效，反 之，则称低电平有效。信号的名称通之，则称低电平有效。信号的名称通 常包含有效电平的信息。如常包含有效电平的信息。如READY_L4 4引脚的有效电平引脚的有效电平：信号的有效电平是与其对应的电路：信号的有效电平是与其对应的电路 输入输出引脚的有效电平一致的。输入输出引脚的有效电平一致的。 引脚的有效电平的表示方法是：以引脚的有效电平的表示方法是：以 圈表示低电平有效。无圈表示高电圈表示低电平有效。无圈表示高

3、电 平有效，并认为：平有效，并认为：电路的逻辑功能电路的逻辑功能 仅发生于逻辑符号的框内，反向圈仅发生于逻辑符号的框内，反向圈 仅表示有效电平。仅表示有效电平。理解理解P223图图5-7所表示的含义。所表示的含义。5 5定时图、传播延迟定时图、传播延迟定时图：表明信号作为时间函数的逻辑行为。提供的最定时图：表明信号作为时间函数的逻辑行为。提供的最 重要信息：重要信息：输入与输出之间的传播延迟。输入与输出之间的传播延迟。传播延迟：定义为通路输入端的变化引起通路输出端所传播延迟：定义为通路输入端的变化引起通路输出端所 需要的时间。需要的时间。6 6YXFxY延迟分析：延迟分析：解释表解释表5-2

4、86（2级）（级）（3级）含义级）含义随堂练习：习题随堂练习：习题5.13异或门电路符号之一异或门电路符号之一P290图图5-737 7常用中规模组合逻辑电路常用中规模组合逻辑电路译码器译码器编码器编码器多路复用器多路复用器奇偶校验奇偶校验比较器比较器加法器加法器使能使能输入输入编码编码输出输出编码编码映射映射8 85.4 5.4 译码器（译码器（decoderdecoder）二进制译码器二进制译码器使能使能输入输入编码编码输出输出编码编码映射映射n位二进制码位二进制码2n中取中取1码码2-42-4译码器译码器Y0Y1Y2Y3I0I1ENYi = EN mi 0 X X 0 0 0 0 1 0

5、 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 1 0 0 0输输 入入EN I1 I2输输 出出 Y3 Y2 Y1 Y02-42-4二进制译码器真值表二进制译码器真值表当使能端有效时当使能端有效时Yi = mi9 9 74x139 EN1010低位低位高位高位Yi = EN miG1G2A_LG2B_LENYi_L = Yi = ( EN mi )EN = G1 G2A G2B = G1 G2A_L G2B_L Y0_LY1_LY7_LY2_LY3_LY4_LY5_LY6_LEN11 11N0N1N2N3EN_L+5VD0_LD7_LD8_LD15_

6、L用用7474x138x138设计设计4-16译码器译码器思路：思路： 16 16个输出需要个输出需要 片片7474x138x138？Y0Y7ABCG1G2AG2BY0Y7ABCG1G2AG2BU1U2 任何时刻只有任何时刻只有一片在工作。一片在工作。 4 4个输入中，个输入中，哪些位控制片选哪些位控制片选哪些位控制输入哪些位控制输入1212思考：用思考：用7474x138x138设计设计 5 5-32 译码器译码器3232个输出需要多少片个输出需要多少片7474x138x138？控制任何时刻只有一片工作控制任何时刻只有一片工作 利用使能端利用使能端5 5个输入的低个输入的低3 3位控制输入位

7、控制输入5 5个输入的高个输入的高2 2位控制片选位控制片选 利用利用 2 2-4 译码器译码器P252 图图5391313用译码器和逻辑门实现逻辑函数用译码器和逻辑门实现逻辑函数F = (X,Y,Z) (0,3,6,7) = (X,Y,Z) (1,2,4,5)对于二进制译码器：对于二进制译码器：Yi = EN mi 当使能端有效时，当使能端有效时，Yi = mi对低电平有效输出：对低电平有效输出：Yi_L = Yi 当使能端有效时，当使能端有效时，Yi_L = mi = MiABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x1381414用译码器和逻辑门实现逻辑函数用译码器和逻辑门

8、实现逻辑函数ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138F+5VF = (X,Y,Z) (0,3,6,7)当使能端有效时当使能端有效时Yi = mi1515用译码器和逻辑门实现逻辑函数用译码器和逻辑门实现逻辑函数ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138+5VFF = (X,Y,Z) (0,3,6,7)1616= M1 M2 M4 M5= m1 m2 m4 m5F = (X,Y,Z) ( 1, 2, 4, 5 )ZYXABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138+5VF1717二十进制译码器二十进制译码器输入：输入

9、：BCDBCD码码输出：十中取一码输出：十中取一码Y0Y9I0I1I2I3多余的多余的6 6个状态如何处理？个状态如何处理？输出均无效：拒绝输出均无效：拒绝“翻译翻译”作为任意项处理作为任意项处理 电路内部结构简单电路内部结构简单1818二二- -十十进进制制译译码码器器0 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 1 1 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 11 1 0 1 1 1 1

10、 1 1 11 1 1 0 1 1 1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 1 1 0 1 1 11 1 1 1 1 1 1 0 1 11 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 1 01 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 1I3 I2 I1 I00123456789Y0_L Y9_L伪伪码码任任 意意 项项1919七

11、段显示译码器七段显示译码器abcdefg dp公共阴极公共阴极abcdefgdp常用的有：常用的有：半导体数码管（半导体数码管（LEDLED）液晶数码管（液晶数码管（LCDLCD）abcdefg dp公共阳极公共阳极2020七段显示译码器七段显示译码器输入信号：输入信号：BCD码（用码（用A3A2A1A0表示）表示）输出：七段码（的驱动信号）输出：七段码（的驱动信号）a g 1 表示亮，表示亮，0 表示灭表示灭abcdefg1111110110110100111112121七七段段显显示示译译码码器器的的真真值值表表0 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 00 1

12、 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0A3 A2 A1 A0a b c d

13、 e f g01234567891011121314152222BCD - 七段显示译码器的卡诺图七段显示译码器的卡诺图Ya = A3A2A2A0 + A3A1 + A2A0Yb = A3A1 + A2A1A0 + A2A1A02323BCD - 七段显示译码器的卡诺图七段显示译码器的卡诺图Yc = A3A2 + A2A1A0Yd = A2A1A0 + A2A1A0 + A2A1A02424BCD - 七段显示译码器的卡诺图七段显示译码器的卡诺图Ye = A2A1 + A0Yf = A3A2A0 + A1A0 + A2A12525BCD - 七段显示译码器的卡诺图七段显示译码器的卡诺图Yg =

14、 A3A2A1 + A2A1A0逻辑图：逻辑图：P261 图图5452626回顾：组合电路的综合回顾：组合电路的综合要求设计一个七段显示译码器要求设计一个七段显示译码器逻辑抽象，得到真值表逻辑抽象，得到真值表选择器件类型选择器件类型采用基本门电路实现，利用卡诺图化简采用基本门电路实现，利用卡诺图化简采用二进制译码器实现，变换为标准和形式采用二进制译码器实现，变换为标准和形式电路处理，得到电路图电路处理，得到电路图27275.5 5.5 编码器（编码器（encoderencoder）二进制二进制编码器编码器A0A1A2I0I1I71 0 0 0 0 0 0 0 0 0 00 1 0 0 0 0

15、0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 0 0 1 0 0 0 0 0 1 10 0 0 0 1 0 0 0 1 0 00 0 0 0 0 1 0 0 1 0 10 0 0 0 0 0 1 0 1 1 00 0 0 0 0 0 0 1 1 1 1I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A03 3位二进制编码器的真值表位二进制编码器的真值表2n个个输输入入n个个输输出出28285.5 5.5 编码器（编码器（encoderencoder）A0 = I1 + I3 + I5 + I7A1 = I2 + I3 + I6 + I7A2 = I4 + I5 +

16、 I6 + I7前提：任何时刻只有前提：任何时刻只有 一个输入端有效。一个输入端有效。问题：当某时刻出问题：当某时刻出现多个输入有效？现多个输入有效？优先级（优先级（prioritypriority）1 0 0 0 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 0 0 1 0 0 0 0 0 1 10 0 0 0 1 0 0 0 1 0 00 0 0 0 0 1 0 0 1 0 10 0 0 0 0 0 1 0 1 1 00 0 0 0 0 0 0 1 1 1 1I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0

17、3 3位二进制编码器的真值表位二进制编码器的真值表2929优先编码器优先编码器A2A1A0IDLEI7I6I5I4I3I2I1I0将将 I0I7 转换为转换为 H0H7，保证其中，任何时刻只有一个有效保证其中，任何时刻只有一个有效H7 = I7H6 = I6 I7H5 = I5 I6 I7H0 = I0 I1 I2 I6 I7A2 = H4 + H5 + H6 + H7A1 = H2 + H3 + H6 + H7A0 = H1 + H3 + H5 + H7数大优先数大优先 如果没有输入有效，则如果没有输入有效，则 IDLE 为为1 IDLE = I1 I2 I6 I73030输输入入输输出出使

18、能输出，用于级联使能输出，用于级联EO选通输出选通输出GSEI_L有效有效没有输入请求没有输入请求EO_L有效有效使能输入使能输入EIEI_L有效有效有输入请求有输入请求GS_L有效有效P265 P265 图图5 550 50 表表5 523233131A2A1A0GSEOEII7I0A2A1A0GSEOEII7I0Q15_LQ8_LQ7_LQ0_LY0Y1Y2Y3GS2 2个个7474x148x148级联为级联为16164 4优先编码器优先编码器3232输入：由输入：由8 86464，需需8 8片片7474x148x148每片优先级不同（怎样实现？）每片优先级不同（怎样实现？） 保证高位无输

19、入时，次高位才工作保证高位无输入时，次高位才工作 高位芯片的高位芯片的EOEO端接次高位芯片的端接次高位芯片的EIEI端端用用8-38-3优先编码器优先编码器7474x148x148级联为级联为64-664-6优先编码器优先编码器A2A1A0GSEOEII7I0片间优先级的编码片间优先级的编码 利用第利用第9 9片片7474x148x148 每片的每片的GSGS端接到第端接到第9 9片的输入端片的输入端 第第9 9片的输出作为高片的输出作为高3 3位（位（RA5RA5RA3RA3）片内优先级片内优先级片间优先级片间优先级 输出：输出：6 6位位低低3 3位位高高3 3位位8 8片输出片输出A2

20、A2A0A0通过或门作为通过或门作为最终输出的低最终输出的低3 3位位RA2RA2RA0RA03333分析判定优先级电路：（利用分析判定优先级电路：（利用7474x148x148 ） 8个个_电平有效输入电平有效输入I0_LI7_L，_的优先级最高的优先级最高 地址输出地址输出A2A0，_电平有效电平有效 若输出若输出AVALID高电平有效，则表示高电平有效，则表示_A2A1A0GSEOEI74x148I7I0I0_LI7_LA2A1A0AVALID低低I0_L至少有一个输入有效至少有一个输入有效高高P328 5.4834345.6 5.6 三态器件三态器件三态缓冲器（三态驱动器）三态缓冲器（

21、三态驱动器）7474x125x125：低电平使能，输出不反相低电平使能，输出不反相7474x126x126：高电平使能，输出不反相高电平使能，输出不反相独立使能独立使能7474x541x541：两个公共使能端，低电平使能，两个公共使能端，低电平使能， 施密特触发输入，输出不反相（施密特触发输入，输出不反相（P272P272图图5-575-57） 标准标准SSISSI和和MSIMSI三态缓冲器三态缓冲器3535ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSSRC0SSRC1SSRC2冲突（冲突（fightingfighting）利用使能端进行时序控

22、制利用使能端进行时序控制三态器件允许信号共享单个三态器件允许信号共享单个“同线同线”（party line）典型的三态器件，进入高阻态比离开高阻态快典型的三态器件，进入高阻态比离开高阻态快P0P1P7SDATA3636EN1EN2_L, EN3_Lmax(tpLZmax, tpHZmax)min(tpZLmin, tpZHmin)SSRC2:001237SDATAP0P1P2P3P7截止时间截止时间3737A1A8G1G2Y1Y774x541DB0:7A1A8G1G2Y1Y774x541数据总线（数据总线（ Data BusData Bus ）的表示法）的表示法3838A1B1DIR利用三态缓

23、冲器实现数据双向传送利用三态缓冲器实现数据双向传送总线收发总线收发 P273P273图图5 55959DIRG_L39395.7 5.7 多路复用器（多路复用器（multiplexermultiplexer）又称多路开关、数据选择器（缩写：又称多路开关、数据选择器（缩写：mux） 在选择控制信号的作用下，在选择控制信号的作用下， 从多个输入数据中选择其中一个作为输出。从多个输入数据中选择其中一个作为输出。ENSELD0Dn-1YEnable 使能使能Select 选择选择n个个1位数据源位数据源数据输出（数据输出（1位）位） 10niiiDmENYENSELD0Dn-1Y使能使能选择选择n个个

24、b位数据源位数据源数据输出（数据输出（b位）位）4040EN_L C B A Y Y_L1 X X X0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 1 0 1D0 D0D1 D1D2 D2D3 D3D4 D4D5 D5D6 D6D7 D78输入输入1位多路复用器位多路复用器74x151真值表真值表ABC4141输入输入G_L S1 X0 00 1 0 0 0 01A 2A 3A 4A1B 2B 3B 4B2输入输入4位多路复用器位多路复用器74x157真值表真值表输出输出1Y 2Y 3Y 4Y1A2A3A4A42421G_L 2G

25、_L B A 1Y 2Y1 1 X X0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 1 0 01C0 2C01C1 2C11C2 2C21C3 2C31C0 01C1 01C2 01C3 0 0 2C0 0 2C1 0 2C2 0 2C34输入输入2位多路复用器位多路复用器74x153真值表真值表双双4 4选选1 1AB1G2G4343扩展多路复用器扩展多路复用器扩展位扩展位如何实现如何实现8输入，输入，16位多路复用器？位多路复用器？由由8输入输入1位位8输入输入16位位需

26、要需要16片片74x151， 每片处理输入输出中的每片处理输入输出中的1位位选择端连接到每片的选择端连接到每片的C,B,A注意：选择端的扇出能力注意：选择端的扇出能力 （驱动（驱动16个负载）个负载）ENYYABCD0D74444扩展多路复用器扩展多路复用器扩展数据输入端的数目扩展数据输入端的数目如何实现如何实现32输入，输入，1位多路复用器？位多路复用器？数据输入由数据输入由832，需，需4片片如何控制选择输入端？如何控制选择输入端？ 分为：高位低位分为：高位低位高位译码器进行片选高位译码器进行片选低位接到每片的低位接到每片的C,B,A4片输出用或门得最终输出片输出用或门得最终输出ENYYA

27、BCD0D74545D0D1D2D3D4D5D6D7A0A1A2Y用双用双4选选1数据选择器构成数据选择器构成8选选1一位数据选择器数据选择器4646用数据选择器设计组合逻辑电路用数据选择器设计组合逻辑电路 10niiiDmENY当使能端有效时，当使能端有效时， 10niiiDmY最小项之和形式最小项之和形式ENABCD0D1D2D3D4D5D6D7YY74x151实现逻辑函数实现逻辑函数 F = F = (A,B,C)(A,B,C)(0,1,3,7)(0,1,3,7)CBAVCCF4747YZWX00 01 11 10000111101111111YWX00 01 11 100110ZZZZ

28、Z0思考：利用思考：利用7474x151x151实现逻辑函数实现逻辑函数F = F = (W,X,Y,Z)(W,X,Y,Z)(0,1,3,7,9,13,14)(0,1,3,7,9,13,14)降维：由降维：由4 4维维3 3维维4848ENABCD0D1D2D3D4D5D6D7YY74x151VCCYXWFZ利用利用7474x151x151实现实现F = F = (W,X,Y,Z)(W,X,Y,Z)(0,1,3,7,9,13,14)(0,1,3,7,9,13,14)0 2 6 4 1 3 7 5 YWX00 01 11 100110ZZZZZ0说明：用具有说明：用具有n位地址位地址输入端的多路

29、复用器，输入端的多路复用器，可以产生任何形式的输可以产生任何形式的输入变量数不大于入变量数不大于n+1的的组合逻辑函数。组合逻辑函数。4949多路分配器（多路分配器（demultiplexerdemultiplexer）把输入数据送到把输入数据送到m个目的地之一个目的地之一多路多路复用器复用器SRCASRCBSRCZ多路多路分配器分配器BUSDSTADSTBDSTZSRCSELDSTSELDST : destinationSRC : sourceSEL : select5050利用带使能端的二进制译码器作为多路分配器利用带使能端的二进制译码器作为多路分配器ABCG1G2AG2BY0Y1Y2Y3

30、Y4Y5Y6Y774x138DST0_LDST7_L数据输入数据输入 SRCEN_L利用利用7474x139x139实现实现2 2位位4 4输出多路分配器（输出多路分配器（P285P285）DSTSEL0DSTSEL1DSTSEL2地址地址选择选择 利用使能端作为数据输入端利用使能端作为数据输入端数据输入数据输入 SRCEN_L51515.8 5.8 奇偶校验电路奇偶校验电路奇校验电路奇校验电路（odd-parity circuit）如果输入有奇数个如果输入有奇数个1，则输出为，则输出为1。偶校验电路偶校验电路（even-parity circuit）如果输入有偶数个如果输入有偶数个1，则输出

31、为，则输出为1。回顾：用什么可以判断回顾：用什么可以判断1 1的个数？的个数？A0 A1 An = 1 变量为变量为1的个数是奇数的个数是奇数0 变量为变量为1的个数是偶数的个数是偶数奇校验电路的输出反相就得到偶校验电路奇校验电路的输出反相就得到偶校验电路n个异或门级联，形成具有个异或门级联，形成具有n+1个输入和单一输出的电路个输入和单一输出的电路5252回顾异或、同或运算回顾异或、同或运算A B=(A B) A B=A B A B=A B对于异或门、同或门的任何对于异或门、同或门的任何2 2个信号（输入或输出）都个信号（输入或输出）都可以取反，而不改变结果的逻辑功能（可以取反，而不改变结果

32、的逻辑功能（P290 P290 图图5-735-73）F=A BABFABFABABFFF=A BF=(A B)F=(A B)5353I1I2I3I4INODD菊花链式连接菊花链式连接I1I2I3I4IMINODD树状连接树状连接9 9位奇偶校验发生器位奇偶校验发生器7474x280 x280（P291 P291 图图5 57575）54549 9位奇偶校验发生器位奇偶校验发生器7474x280 x280（P291 P291 图图5 57575）ABCDEFGHIEVENODD74x2805555奇偶校验的应用奇偶校验的应用用于检测代码在传输和存储过程中是否出现差错用于检测代码在传输和存储过程

33、中是否出现差错AEVENODD74x280HIAEVENODD74x280HI发发端端收收端端DB0:7DB0:7ERROR发端保证有偶数个发端保证有偶数个1 1收端收端 ODD ODD 有效表示出错有效表示出错奇数奇数EVENEVEN56565.9 5.9 比较器（比较器（comparatorcomparator）比较比较2个二进制数值并指示其是否相等的电路个二进制数值并指示其是否相等的电路等值比较器：检验数值是否相等等值比较器：检验数值是否相等数值比较器：比较数值的大小（数值比较器：比较数值的大小（,=,B（A=1, B=0）则则 AB=1 可作为输出信号可作为输出信号 AB3)LT =

34、EQ GT = ( EQ + GT )或或 (A3 = B3) (A2 = B2) (A1B1)或或 (A3 = B3)(A2 = B2)(A1 = B1) (A0B0)或或 (A3 = B3) (A2B2)A3 B3A2 B2A1 B1A0 B0 +616174x854 4位比较器位比较器74x8574x85A0A1A2A3ALTBINAEQBINAGTBIN级联输入，用于扩展级联输入，用于扩展ALTBOUT = (AB高位高位A高位高位=B高位高位 & A低位低位B低位低位ABAEQBOUT = (A=B)AEQBINAGTBOUT = (AB) + (A=B)AGTBIN6262比较器的

35、串行扩展比较器的串行扩展XD11:0YD11:03:07:411:8XY+5VABIABOA0A3B0B374x85ABIABOA0A3B0B374x85ABIABOA0A3B0B374x853 3片片7474x85x85构成构成1212位比较器位比较器低位低位高位高位6363P0P1P2P3P4P5P6P78 8位比较器位比较器7474x682x682内部逻辑图：内部逻辑图：P300 P300 图图3-843-84问题问题1：怎样表示以下输出？：怎样表示以下输出？ 高电平有效：高电平有效：P DIFF Q 高电平有效：高电平有效：P EQ Q 高电平有效：高电平有效：P GE Q 高电平有效：高电平有效：P LT Q （P301 图图5-85）GELT问题问题2：能否扩展：能否扩展？注意：没有级联输入端注意：没有级联输入端64643 3片片7474x682x682构成构成2424位比较器位比较器P0P7 P=QQ0Q7 PQP0P7 P=QQ0Q7 PQP0P7 P=QQ0Q7 PQ7:015:823:16P23:0Q23:0PEQQPGTQ比较器的并行扩展比较器的并行扩展P338 6.1.4P340 图图6-765655.10 5.10 加法器加法器半加器（半加器（half adderhalf adder）和