基于FPGA的信号发生器的设计

1、 目目 录录 （修改过）（修改过）任务书.开题报告.指导教师审查意见.评阅教师评语.答辩会议记录 中文摘要.外文摘要.1引言 .51.1 课题来源.51.2 课题研究的研究背景.51.3 国内外的发展现状、发展趋势及存在的主要问题.51.4 课题研究的指导思想与技术路线.62 FPGA 的信号发生器设计指标 .73 FPGA 信号发生器设计方案选择 4 主要器件介绍 （包括 FPGA、DAC、运放等）5 信号发生器硬件设计 5.1 总体设计框图 （包括 FPGA 、DAC、信号放大等） 5.2 基于 FPGA 的 DDS 设计原理 5.3 LPF 低通滤波5.4 VGA 电路及 PA 电路6

2、信号发生器软件设计6.1 顶层原理图6.2 正弦波产生模块6.3 三角波产生模块6.4 方波产生模块.77 波形仿真结果.198 总结.24致 谢.26 前前 言言信号发生器是实验室的常用仪器之一，设计信号发生器具有实际应用的意义。而采用 FPGA 的方法设计信号发生器可以产生频率比较高的信号，例如频率为几 M 的正弦波。通常正弦波产生的方法是采用 MCU+DDS 的方法，但是由于 DDS 的造价比较高，所以在指标要求不高的情况下，可以使用FPGA 来实现 DDS 频率合成的原理来产生较高频率的正弦波，任意波形的信号也是如此。课题基于 FPGA 的信号发生器的设计主要研究内容为 DDS 基数及

3、其FPGA 的实现。其目的在于让设计者能掌握 DDS 的原理及其设计思路，具体的了解 EDA 技术流程，熟悉硬件描述语言设计功能电路，并最终检验设计的设计能力。随着我国的经济日益增长，社会对电子产品的需求量也就越来越大，目前，我国的电子产品市场正在迅速的壮大，市场前景广阔。FPGA(Field Programmable Gate Array,现场可编程门阵列)在现代数字电路设计中发挥着越来越重要的作用。FPGA/CPLD(Complex Programmable Logic Device)所具有的静态可重复编程和动态在系统重构的特性，使得硬件的功能可以像软件一样通过编程来修改，这样就极大地提高

4、了电子系统设计的灵活性和通用性，缩短了产品的上市时间并降低可电子系统的开发成本，且可以毫不夸张地讲，FPGA/CPLD 能完成任何数字器件的功能，从简单的 74 电路到高性能的 CPU。它的影响毫不亚于 20 世纪 70 年代单片机的发明和使用。现在随着电子技术的发展，产品的技术含量越来越高，使得芯片的复杂程度越来越高，人们对数万门乃至数百万门设计的需求也越来越多，特别是专用集成电路（ASIC）设计技术的日趋进步和完善，推动了数字系统设计的迅速发展。仅靠原理图输入方式已不能满足要求，采用硬件描述语言 VHDL的设计方式应运而生，解决了传统用电路原理图设计大系统工程时的诸多不便，成为电子电路设计

5、人员的最得力助手。设计工作从行为、功能级开始，并向着设计的高层次发展。这样就出现了第三代 EDA 系统，其特点是高层次设计的自动化。 第三代 EDA 系统中除了引入硬件描述语言，还引入了行为综合工具和逻辑综合工具，采用较高的抽象层次进行设计，并按层次式方法进行管理，可大大提高处理复杂设计的能力，缩短设计周期，综合优化工具的采用使芯片的品质如面积、速度和功耗等获得了优化，因而第三代 EDA 系统迅速得到了推广应用。目前，最通用的硬件描述语言有 VHDL 和 VerilogHDL 两种，现在大多设计者都使用 93 年版标准的 VHDL，并且通过了 IEEE 认定，成为世界范围内通用的数字系统设计标

6、准。VHDL 是一种新兴的程序设计语言，使用 VHDL 进行设计其性能总是比常规使用 CPU 或者 MCU 的程序设计语言在性能上要高好几个数量级。这就是说，在传统上使用软件语言的地方，VHDL 语言作为一种新的实现方式会应用得越来越广泛。本课题设计是采用美国 Altera 公司的FLEX10K10 器件，使用的是 Altera 公司的 EDA 软件平台 Maxplus II 可编程逻辑器件开发软件。基于 EDA 工具的 FPGA/CPLD 的开发流程CPLD/FPGA 器件的设计一般可分为设计输入、设计实现和编程三个设计步骤：1.设计输入方式主要由文本输入和图形输入两种，可根据需要选择，也可

7、混合输入。EDA 工具会自动检查语法；2.设计实现阶段 EDA 工具对设计文件进行编译，进行逻辑综合、优化，并针对器件进行映射、布局、布线，产生相应的适配文件；3.编程阶段 EDA 软件将适配文件配置到相应的 CPLDFPGA 器件中，使其能够实现预期的功能。信号发生器是数字设备运行工作中必不可少的一部分，没有良好的脉冲信号源，最终就会导致系统不能够正常工作，更不必谈什么实现其它功能了。不论是处于开发还是故障检修阶段，输出标准且性能优秀的信号发生器总是能够带来工作效率的大幅提升，使新产品有一个标准的信号源、损坏的系统得到正确校验，不会被一些故障所蒙蔽。在传统的信号发生器中，大都使用分立元件，而

8、且体积庞大携带不便，且大部分只能输出一种脉冲信号波形。在设计领域，不管采用什么技术生产，生产的产品用在哪里，其产品设计的宗旨都是离不开以下几点：实用性高、成本低、可升级、功能完善可扩展等！使用专用的数字电路设计的信号发生器，设备成本高、使用复杂。基于以上考虑，在中小型数字电路的设计和测试中，迫切需要设计一种小型易用成本低廉的信号发生器。此课题的设计以小型经济，集成度高，性能稳定，使用方便为指导，在功能上力求完善实用，同时兼顾商业价值与应用价值的体现1 引言引言1.1 课题来源课题来源湖北省电子设计竞赛题目1.2 课题研究的研究背景课题研究的研究背景 DDS 技术具有频率切换时间短，频率稳定度高

9、，输出信号的频率和相位可以快速程控切换，输出相位可连续，可编程以及灵活性大等优点，它以有别与其他频率合成方法的优越性能和特点成为现代频率合成技术中的佼佼者。DDS 广泛用于接受机本振、信号发生器、仪器、通信系统、雷达系统等，尤其适合跳频无线电通信系统。EDA 技术依靠功能强大的电子计算机，在 EDA 工具软件平台上，对以硬件描述语言 HDL 为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、简化、分割、综合、优化和仿镇，直至下载到可编程逻辑器件CPLD/FPGA 或专用集成电路 ASIC 芯片中，实现即定的电子电路设计功能。EDA 技术使得电子电路设计者的工作仅限于利用硬件描述语言和 ED

10、A 软件平台来完成对系统硬件功能的实现，极大地提高了设计效率，缩短了设计周期，节省了设计成本。由此可知，对课题的深入研究设计，对于电子信息专业的毕业生有相当重大的意义。1.3 国内外的发展现状、发展趋势及存在的主要问题国内外的发展现状、发展趋势及存在的主要问题 直接数字频率合成技术（DDS）的理论早在 20 世纪 70 年代就被提出，它的基本原理就是利用采样定理，通过查表发产生波形。由于硬件技术的限制，DDS 技术当时没能得到广泛应用。但是随着大规模集成电路的飞速发展，DDS 技术的优越性已逐步显现出来。今天 DDS 技术凭借其优越的性能已成为现代频率合成技术中的佼佼者，广泛用于接受机本振、信

11、号发生器、仪器、通信系统、雷达系统等，尤其适合跳频无线电通信系统。不少学者认为，DDS 是产生信号和频率的一种理想方法，发展前景十分广阔。 而 EDA 技术更是现代电子设计技术的核心。20 世纪 90 年代以来，微电子工艺有了惊人的发展。为了满足千差万别的系统用户提出的设计要求，最好的办法是由用户自己设计芯片。这个阶段发展起来的 EDA 工具，目的是在设计前期将原来设计师从事的许多高层次设计工作改由工具来完成。设计师通过一些简单标准化的设计过程，利用微电子厂家提供的设计库来完成数万门 ASIC 和集成系统的设计与验证。这样就对电子技术的工具提出了更高的要求，提供了广阔的发展空间，促进了 EDA

12、 技术的形成。今天，EDA 技术已经成为电子设计的重要工具，无论是设计芯片还是设计系统，如果没有 EDA 工具的支持，都将是难以完成的。EDA 工具已经成为现代电路设计工程师的重要工具，正在发挥越来越重要的作用 近几年，随着需求量的不断增加，FPGA 的技术得到了迅速发展。从器件的速度来看，已制成了 80MHz 时钟频率的高速器件，FPGA 的速度已不再成为器件选择的障碍。从集成度来 看，实际使用器件已达 13000 门，可满足 ASIC 设计需求的 75 。美国 ATT 在 1994 年第 1 季度，推出了门数高达 1200022000 的 FPGA 器件(产品)。从工艺上来看，目前正处于从

13、08 Lm 向 07m 过渡时期，最近已制成了 06btm 的器件。从总的来看，现在的 FPGA 的性能相当 于 25Lm 时代的门阵列(1985 年的水平)，还没有达到固定标准结构程序阶段。也 可以说正处于从单一型供货向多种供货的转折期。今后根据用户的需要将不断开发出速度更 高，能满足用户价格条件及能成倍增加 IO 引脚数的新型器件，以扩大用户的选择范围。 随着通信设备的迅速更新换代并不断向智能化、多功能化发展，新的厂商不断出现，为保 持竞争实力，必须采用 FPGA 设计的 ASIC 电路。现在FPGA 在通信中的应用越来越多，例如 专用自动小交换机、多功能电话机、数字终端设备、区域网汇接站

14、、数字信号处理、通信工具及 自动化测试等，均广泛采用了 FPGA 及用?PGA 开发的 ASIC 电路。我国近几年迅速发展起 来的光通信系统中也较多地采用了 FPGA 器件。倒如邮电部激光研究所开发的 140Mbs 光 缆通信系统中，光电端机设备采用了 FPGA 器件，设备已被用于京一汉一广(全长 3074km)光缆工程中。该所制作的 565Mbs 光端机、 光中继机也都采用 了 FPGA 器件，已被 用于上海一南京 (全 长 383km)韵五次群光缆工程。 虽然 FPGA 有很多优点和广阔的发展空间，但是它也存在一些问题，例如 FPGA 一般来说比 ASIC（专用集成芯片）的速度要慢，无法完

15、成复杂的设计，而且消耗更多的电能。1.4 课题研究的指导思想与技术路线课题研究的指导思想与技术路线初定步骤为以下几点：1、掌握总体设计原理，画出其电路方框图。2、根据设计要求设计单元电路功能模块。3、对各单元功能模块进行设计校验（包括功能仿真和时序仿真） 。4、连接单元块组成总电路并进行校验。5、将设计数据下载到器件并进行器件测试和验证，最终完成设计。 1.4 课题研究的指导思想与技术路线课题研究的指导思想与技术路线 （1）利用 EDA 技术，建立信号 DDS 产生模型，编写源程序，达到频率输出范围 1KHz-10MHz、频率步进 100Hz、频率稳定度优于 10-4、带50 负载输出电压峰峰

16、值大于 1V 等要求，完成硬件实现与测试。 重点研究内容：DDS 原理与信号发生器模型；FPGA 实现方法。 （2）要求达到： 1、软件仿真并硬件实现，可以演示； 2、查阅 DDS、EDA、FPGA 等相关科技文献；要求查阅近 3 年的科技文献为主，累计 10 篇以上（其中至少 1 篇外文文献）（3）研究方法、步骤和措施熟悉 EDA 技术是基础。要做好 EDA 设计首先要了解 EDA 的设计流程，包括：设计准备、设计输入、设计处理、设计校验、器件编程以及器件的测试和设计验证。掌握好硬件描述是至关重要的。理解 DDS 原理是关键。只有在理解了 DDS 的基本原理后，才能构建好设计思路，直至最终完

17、成设计。2 FPGA 的信号发生器原理介的信号发生器原理介绍绍2.1 关于关于 FPGA 的信号发生器的结构的信号发生器的结构目前传统的信号发生器是使用模拟电路或者专用芯片搭建而成 ,但是存在频率不高,稳定性较差 ,且不易扩展和调试的缺陷;而采用 DD S 直接数字频率合成技术设计的信号发生器 ,改变了以往的设计思路 ,在精度、灵活性上大大超越了模拟信号发生器。随着可编程逻辑器件 FPGA 的迅速发展 1 ,基于 FPGA 控制的 DDS 信号发生器使得电路设计更加简单 ,而且通过预留的端口可轻松进行二次开发。本文通过 A ltera 公司的 EP1C12Q240C8 芯片,成功实现了信号发生

18、器。信号发生器的设计是通过动态随机存取存储器（DRAM）将程序拷入FPGA 的主芯片中，然后通过晶振产生 40MHZ 的时钟频率输入 FPGA 芯片中控制信号的产生，再通过 DAC 输出波形。：2.2 关于关于 FPGA 的信号发生器的工作原理的信号发生器的工作原理信号发生器的设计思路1）基于 FPGA 的 DDS 电路DDS 技术原理框图如下图所示，起共组原理为根据时钟脉冲 fc，N 位相位累加器将频率控制字 M 循环累加，把相相加后的结果通过相位寄存器输出座位取样地址送入波形表存储器，波形表存储器根据这个地址值输出相应的波形数据。最后，经 D/A 转换和滤波将波形数据转换成所需要的模拟不行

19、输出。因为理想单频信号可表示为 f(t)=Ucos(2fot+o) (1)当振幅 U 与初始相位 不随时间变化时，其频率就由相位唯一确定，即有 =2fot (2)式中 为一个采样周期 t 之间的相位增量。 t=1/fc (3) =M2/2n (4)故系统输出频率即为 Fc=Mfc/2n (5) 本设计 DDS 输出频率为 10HZ-1MHZ，且最小步进为 10HZ。根据上述 DDS 系统分析可知，DDS 的最小分辨率为 fmin=fc/2n,本着满足并高于设计要求的原则，取系统式中频率 fc 为 40MHZ，得到相位累加器的位数 M 为 30 位，M 最大为 225，这样输出频率可达 1HZ-

20、1.2MHZ,最小步进为 1HZ。兼顾到波形失真与FPGA 芯片存储容量，波形的深度为 4096 个。本设计方案采用 FPGA 实现 DDS 功能，FPGA 根据单片机产生的控制信号， 在波形存储器找到波形取值，输出到 DAC 电路，产生正弦波，方波和三角波。本设计选用 Altcra 公司的 cyclone 系列 FPGA 器件 EP1C6Q240C8，用 QuartusII编程实现。顶层设计图入图（2）所示，由 BusCtrl 控制模块，lpm_rom1 三角波存储器模块，lpm_rom2 方波存储模块，BUS_CHOICE 波形选择输出模块构成，各模块利用硬件描述语言(VHDL 语言)设计

21、。其中，BusCtrl 控制模块是单片机与 FPGA 的接口模块，接收单片机产生的控制信号 ALE,CS,WR 和单片机计算得到的频率和幅值相关的输入信号 INPUT【7.0】 。输出频率控制字 M【31.0】 2）DAC 电路 为了保证输出信号频率稳定，DAC 电路选用了 10bit,40MHZ 双向电流输出型的 DAC0832 芯片。数据经采样输入，通过 D/A 转换。结果由 OUTP 和OUTN 输出，再经过 SN10502 运算放大器构成的减法电路实现电流转换成电压单向输出到后级应用。3）VGA 电路及 PA 电路鉴于频率越高信号幅度衰减越厉害，为使所有输出波形满足设计的需求，选用增益

22、可程控运放 AD603 芯片构成 VGA，并通过合理设计控制电压，确保放大器的增益，在 50 负载条件下，输出正弦波信号在最大负载电流为100mA 时电压 Uopp 值在 0-5V 范围内平滑可调，同时还需兼顾输出方波和三角波，故需要贷款至少为 10MHZ 的运放。综合以上几方面的技术需求，最终选用高速运放 THS3001 芯片构成 PA。4）LPF 电路为了保证最终波形 的正确输出，必须加入 LPF 滤除高频分量。同时，为了不使输出的方波和三角波失真，又必须包含该波形的高次谐波，既最大谐波频率将达到 7MHZ，所以滤波器的带宽也要保证 10MHZ。2.3 方案选择方案选择 方案方案 1采用

23、DDS（直接数字频率合成器）来设计，设计总体框图如图 2 所示。在设计界里众所周知，DDS 器件采用高速数字电路和高速 D/A 转换技术，具有频率转换时间短、频率分辨率高、频率稳定度高、输出信号频率和相位可快速程控切换等优点，所以，我们可以利用 DDS 具有很好的相位控制和幅度控制功能，另外其数据采样功能也是极具精确和完善的，它可以产生较为精确的任何有规则波形信号，可以实现对信号进行全数字式调制。相位累加器ROMD/A转换低通滤波频率控制字信号输出时钟DDS 与 FPGA 总体设计图 方案方案 2 采用震荡器频率合成方案。具体方案如下：首先通过频率合成技术产生所需要频率的方波，通过积分电路就可

24、以得到同频率的三角波，再经过滤波器就可以得到正弦波。其优点是工作频率可望做得很高，也可以达到很高的频率分辨率；缺点是使用的滤波器要求通带可变，实现很难，高低频率比不可能做得很高。方案方案 3 3采用 VHDL 语言来编程，然后下载文件到 FPGA 来实现。VHDL 语言是电子设计领域的主流硬件描述语言,具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大降低了硬件设计任务，提高了设计效率和可靠性,要比模拟电路快得多。但是 VHDL 语言语法严格，显呆板，熟悉时间长，不够灵活。你太适合新手来使用 由上述三个方案对比，选择第三个方案。2.4 各种信号产生的思路各种信号产生的

25、思路1)正弦波正弦波下图所示为正弦信号发生器的结构，共由 4 个部分组成：顶层文件 singt.vhd 在FPGA 中实现两个部分：1、6 位计数器产生地址信号；2、存储正弦信号（6bits 地址线，8bits 数据线）的ROM，由LPM_ROM 模块实现，LPM_ROM 模块底层由FPGA 的EAB、ESB 或M4K 来实现。地址发生器的时钟频率 CLK 假设为f0，这里我们设定的地址发生器为6bit，则周期为2*664，所以一个正弦周期内可以采样64 个点，DAC 后的输出频率f 为：f = f0 / 64我们可以如下生成 sin 数据以用于查找表，双、单极性Sin(x)数据波形可如下：x

26、 = round（sin（linspace（0,2*pi,64）+1）*127.5）；在 Matlab/Simulink 的 DSPBuilder 下完成 ROM 波形数据文件的编写x = round（sin（linspace（0，2*pi，64） ）+1）*127.5） ；reshape（x，8，8） ans =128 140 152 165 176 188 198 208218 226 234 240 245 250 253 254255 254 253 250 245 240 234 226218 208 198 188 176 165 152 140128 115 103 90 79

27、67 57 4737 29 21 15 10 5 2 10 1 2 5 10 15 21 2937 47 57 67 79 90 103 115复制这些数据或直接输入到 mif 表格中，如图。 通过 ROM 存储器将数据存入，然后通过程序来选择数据进行输出，最后得到正弦波。2)三角波三角波原理同上，MATLAB 函数如下：y=sawtooth(2*pi*50*x,0.5);y=sawtooth(2*pi*50*x,0.5);hp=plot(x,y)hp=plot(x,y)3 3）锯齿波）锯齿波MATLAB 函数如下：y=sawtooth(2*pi*50*x,1);hp=plot(x,y)4 4

28、）方波）方波 MATLAB 函数如下： y=square(2*pi*50*x);hp=plot(x,y)3 系统硬件设计系统硬件设计3.1 器件芯片介绍器件芯片介绍 1） DAC0832 芯片介绍芯片介绍DAC0832 是采样频率为八位的 D/A 转换芯片，集成电路内有两级输入寄存器，使 DAC0832 芯片具备双缓冲、单缓冲和直通三种输入方式，以便适于各种电路的需要(如要求多路 D/A 异步输入、同步转换等)。所以这个芯片的应用很广泛,关于 DAC0832 应用的一些重要资料见下图： D/A 转换结果采用电流形式输出。若需要相应的模拟电压信号，可通过一个高输入阻抗的线性运算放大器实现。运放的

29、反馈电阻可通过 RFB 端引用片内固有电阻，也可外接。DAC0832 逻辑输入满足 TTL 电平，可直接与 TTL 电路或微机电路连接。DI0DI7：数据输入线，TLL 电平。 ILE：数据锁存允许控制信号输入线，高电平有效。 CS：片选信号输入线，低电平有效。 WR1：为输入寄存器的写选通信号。 XFER：数据传送控制信号输入线，低电平有效。 WR2：为 DAC 寄存器写选通输入线。 Iout1:电流输出线。当输入全为 1 时 Iout1 最大。 Iout2: 电流输出线。其值与 Iout1 之和为一常数。 Rfb:反馈信号输入线,芯片内部有反馈电阻. Vcc:电源输入线 (+5v+15v)

30、 Vref:基准电压输入线 (-10v+10v) AGND:模拟地,摸拟信号和基准电源的参考地. DGND:数字地,两种地线在基准电源处共地比较好. 2） JTAG 调试接口调试接口在FPGA开发过程中，JTAG是一个比不可少的接口，因为开发人员需要下载配置数据到FPGA。在Nios II开发过程中，JTAG更是起着举足轻重的作用，因为通过JTAG接口，开发人员不仅可以对Nios II系统进行在线仿真调试，而且还可以下载代码或用户数据到CFI Flash中。本课题的电路图如图所示的 10 针插座，其每个插针的信号定义见表 开发板上的 JTAG 调试插座 JTAGJTAG 插座信号定义插座信号定

31、义 注： /表示该插针没有任何信号。3） 晶振晶振每个单片机系统里都有晶振，全程是叫晶体震荡器，在单片机系统里晶振的作用非常大，他结合单片机内部的电路，产生单片机所必须的时钟频率，单片机的一切指令的执行都是建立在这个基础上的，晶振的提供的时钟频率越高，那单片机的运行速度也就越快。晶振用一种能把电能和机械能相互转化的晶体在共振的状态下工作，以提供稳定，精确的单频振荡。在通常工作条件下，普通的晶振频率绝对精度可达百万分之五十。高级的精度更高。有些晶振还可以由外加电压在一定范围内调整频率，称为压控振荡器（VCO） 。 晶振等效电路如下：当晶体不振动时，可把它看成一个平板电容器称为静 电电容 C0，它

32、的大小与晶片的几何尺寸、电极面积有关，一般约几个 PF 到几十 PF。当晶体振荡时，机械振动的惯性可用电感 L 来等效。一般 L 的值为几十 mH 到几百 mH。晶片的弹性可用电容 C 来等效，C 的值很小，一般只有0.00020.1pF。晶片振动时因摩擦而造成的损耗用 R 来等效，它的数值约为 100。3.2DDS 信号产生的原理和性能特点信号产生的原理和性能特点 DDS 的基本原理是利用采样定理，通过查表法产生波形。DDS 的结构很多种，其基本的电路原理可用下图来表示。 图图 7 DDS 产产生原理生原理图图相位累加器由 N 位加法器与 N 位累加寄存器级联构成。每来一个时钟脉冲 fs,加

33、法器将频率控制字 K 与累加寄存器输出的累加相位数据相加，把相加后的结果送给累加寄存器的数据输出端。累加寄存器将加法器在上一个时钟脉冲作用后产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的益处频率就是 DDS 输出的信号频率。用相位累加器输出的数据作为波形存储器(ROM)的相位取样地址，这样就把存储在波形存储器内的波形抽样值（二进制编码）经过查表查出，完成相位道幅值

34、转换。波形存储器的输出送到 D/A 转换器，D/A 转换器将数字量形式的波形幅值转换成所需要合成频率的模拟信号。低通滤波器用滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。DDS 在相对带宽、频率转换时间、高分辨力、想问连续性、正交输出及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了由于模拟信号源的性能：（1）输出频率相对带宽较宽（2）频率转换时间短（3）频率分辨率极高（4）相位变化连续（5）输出波形的灵活性（6）其他优点：易于集成，低功耗，体积小、重量轻、可靠性高、易于控制。3.3 系统硬件框图系统硬件框图 FPGA 存储数据及DDS 实现 DAC 数字

35、波形转换得到模拟波形 信号调理，滤波波形信息波形数据波形输出 系系统统硬件硬件图图3.4 主要主要组成电路分析组成电路分析 本系统设计目标主要包括两个模块：FPGA 模块，DAC 数模转换模块。3.4.1 FPGA 模块模块 顶层原理图如下：3.4.2 DAC 数模转换模块当生成的八位二进制数据从 FPGA 输出之后并不能直接用于显示在示波器上面，需要将数字信号转换为模拟信号再进行输出。本次设计选用 DAC0832作为 D/A 转换芯片，可以实现将数字信号转换为模拟信号，达到设计要求。DAC0832 正好有八位数出，因此可以将阈值电压设为 5V，这样就可以达到输出为 0 到 5V 的模拟电压，

36、电压的分辨率为 0.039V。3.4.3 放大电路模块 从 DAC0832 输出的模拟电压量因为无法提供足够的功率给供电模块，因此需要加一定的外设来提供足够的功率。同时因为考虑到供电系统可能会用到更大的功率，所以需要加一个电压放大电路以满足要求。 此次设计采用集成运放*，因为电路板供电电源为+5V，若采用传统的集成运放，则供电电压为+15V 和-15V，这样需要另外外加电源，这样会增加电路板的难度，因此采用了+5V 和 0V 的供电电压，这样就使得电路板变得简单。 此次设计的功率放大部分采用的是电压跟随器，用集成运放做成的电压跟随器可以达到功率放大的效果。电压放大部分采用的是比例运算放大器，因

37、为为了方便调节放大倍数，因此采用了一个滑动变阻器，可以看出，电压放大倍数可在 0 到 10 倍之间。电路图设计如下：4.4 总电路图设计总电路图设计见附录见附录 1 1 和附录和附录 2 2。5 系统软件设计系统软件设计软件设计概述：本设计使用的软件主要是 ModelSim SE 6.2b 和 Quartus II 9.0 两个软件，用 Quartus II 9.0 主要是用来程序仿真画顶层原理图和生成子模块图。ModelSim SE 6.2b 主要用来波形仿真。5.1 相应波形的仿真结果如下图所示相应波形的仿真结果如下图所示1，正弦波仿真波形图如下图所示 FRCT：相位控制端；CLK：时钟输

38、入；SINOUT：正弦波输出；VSIN：正弦波地址寄存器；2，方波仿真波形图如下图所示CLK：时钟输入；FRCT：相位控制端；SQUOUT：方波输出；3，三角波仿真波形图如下图所示CLK：时钟输入；FRCT：相位控制端；TRIOUT：三角波输出：4，锯齿波仿真波形图如下所示5，直流仿真波形如下图所示 开始频率按下控制否 调用频率控制模块返回 读入按键数值按键控制NY 频率控制模块流程图 开始波形选择控制进行波形的调用确认键调用波形选择程序返回NN 选择波形电路设计流程图5.5 系统源程序系统源程序系统程序见附录 3。6 制作制作 FPGA 信号发生器的步骤信号发生器的步骤 本课题的制作是分这几

39、个步骤完成的：本课题的制作是分这几个步骤完成的： 、查阅大量的资料，完成开题报告。在这个过程中我经常到图书馆查阅单片机以及位移测量的相关资料，同时我也经常上网搜索这方面的资料，知识总是在不断积累的过程中了解和掌握的。、确定方案。制作信号发生器的方法有很多，本课题要用到 FPGA 技术，所以选择的是 Altera 公司的 EP1C12 系列 、复习所要用到的硬件知识。 、硬件设计。硬件设计主要是指画硬件电路，在这里要用到一个画图软件 Protel。画硬件电路不仅可以体现一个人的基础知识掌握这样不仅看的时候好看，也以节约资源。 、软件设计。7 总结总结通过此次设计，让我深深的感觉到自己所学知识真是非常的浅薄。面对电子技术日新月异的发展，利用 EDA 手段进行设计已成为不可阻挡的趋势。相对于传统至底向上的设计方式，自上而下的设计具有其显著的优越性。利用 EDA 设计软件辅助设计，方便快捷，减少了错误率的产生，缩短了产品的设计及上市周期，既减轻了设计工作量又满足了商业利益的需求。该系统以 FPGA10K10 器件为核心部件，可利用软件编程实现了对 D/A 转换信号的处理。努力做到了线路简单、高性价比的特点，充分利用了软件编程，弥补了硬件元器件的不足。在设计过程当中，遇到了软件操作不熟练，程序编写不规范等诸多问题，通过对问题的总结分析得出,应用软件的主要功能必须熟练