计算机组成原理(存储系统)

1、计算机组成原理ComputerOrganizationv问题：问题： 为什么有多种类型的存储器？不同类型的存储器工作原理分别是什么？ 它们如何协同工作？ 微机的内存怎样组织？第七章存储器第一节存储系统v存储器分类存储器分类 按所处位置及功能分类按所处位置及功能分类内存内存 ( (主存主存) )：位于主机内部，可被：位于主机内部，可被CPUCPU直接访问直接访问. .外存外存( (辅存辅存) )：位于主机外部，被视为外设：位于主机外部，被视为外设 外存的数据只有调入内存，外存的数据只有调入内存，CPUCPU才能应用才能应用CPU内存储器内存储器外存储器外存储器存储器概述v存储器分类存储器分类 按

2、存取方式分类按存取方式分类 随机存取存储器（随机存取存储器（Random Access MemoryRandom Access Memory） 顺序存取存储器（）顺序存取存储器（） 只读存储器只读存储器(Read-only Memory(Read-only Memory) ) 按按信息的可保护性分类信息的可保护性分类 易失性存储器：断电后信息将消失。易失性存储器：断电后信息将消失。 非易失性存储器非易失性存储器 ：断电后仍能保持信息。：断电后仍能保持信息。 存储器概述v按存储介质分类 存储介质一般具备3个特点 具有两种稳定的状态，分别代表二进制代码0和1； 能方便地检测出存储介质所处的状态；

3、两种状态容易相互转换。 半导体存储器 采用触发器、电容来保存二进制信息0和1。 根据工艺不同，可分为双极型和MOS型。 磁表面存储器 光存储器存储存储容量容量存取存取时间时间价格价格可靠可靠性性功耗功耗v存储器的主要技术指标存储器的主要技术指标存储器的技术指标v存储容量存储容量 存储器所能容纳的二进制信息量。存储器所能容纳的二进制信息量。 存储容量存储容量= =字数字数 字长字长v存储速度：存储速度： 存取时间（存取时间（Memory Access TimeMemory Access Time）：启动一次存储器操作到完）：启动一次存储器操作到完成该操作所需的全部时间成该操作所需的全部时间。 存

4、取存取时间愈短，性能愈好。时间愈短，性能愈好。 存取宽度：一次访问存储器所能存取的数据位数存取宽度：一次访问存储器所能存取的数据位数存储器的技术指标 可靠性：存储器的抗干扰能力和正确存取性能可靠性：存储器的抗干扰能力和正确存取性能 功耗：存储器工作的耗电量。功耗：存储器工作的耗电量。 性价比：不仅包含存储元件的价格，还包括外围电路价格。性价比：不仅包含存储元件的价格，还包括外围电路价格。v存储容量、速度和价格的关系：存储容量、速度和价格的关系： 相互制约相互制约 速度快的存储器往往价格较高，容量也较小。速度快的存储器往往价格较高，容量也较小。存储器的技术指标v对存储器的目标：容量大、速度快、价

5、格低对存储器的目标：容量大、速度快、价格低 但是但是没有没有符合要求的符合要求的类型类型如何解决？ 体系结构体系结构 多种类型组合在一起，多种类型组合在一起，形成存储器系统形成存储器系统分级存储结构v存储系统的结构 开放式的结构开放式的结构 编程者自己决定使用哪个部件，自己编写程序编程者自己决定使用哪个部件，自己编写程序 隐含结构隐含结构 编程模型：只针对单一存储器，唯一地址空间，机器自动映射编程模型：只针对单一存储器，唯一地址空间，机器自动映射分级存储结构v分级存储器结构 分级的原因：分级的原因： 解决存储器大容量、高速度与低价格之间的矛盾。解决存储器大容量、高速度与低价格之间的矛盾。 多级

6、存储器多级存储器寄存器组寄存器组高速缓冲存储器高速缓冲存储器主存储器主存储器外存储器外存储器分级存储结构v高速缓冲存储器高速缓冲存储器 CacheCache存取速度比主存要快一个数量级，接近存取速度比主存要快一个数量级，接近CPUCPU的处理速度。的处理速度。 片内片内CacheCache集成在集成在CPUCPU芯片中，片外芯片中，片外CacheCache位于主板上。位于主板上。v访问过程访问过程缓存容量较小，如何保证能在缓存中找到所需要的数据？分级存储结构v程序访问的局部性原理程序访问的局部性原理 处理器在一段时间内访问的存储单元，都趋向于存在于一个较小的连续区域中 程序访问特点程序访问特点

7、 数据访问特点数据访问特点 缓存能提高访问速度的理论依据缓存能提高访问速度的理论依据分级存储结构v缓存缓存主存主存 从从CPUCPU角度看，角度看，缓存主存缓存主存这一层次的速度接近于缓存这一层次的速度接近于缓存CacheCache，而而其容量其容量和价格却和价格却接近于主存。接近于主存。 提高了存取速度，解决了速度和成本的矛盾。提高了存取速度，解决了速度和成本的矛盾。v主存主存外存外存 速度接近于主存，而容量却接近于外存，平均价位接近于低速、速度接近于主存，而容量却接近于外存，平均价位接近于低速、廉价的外存，解决了容量和成本的矛盾。廉价的外存，解决了容量和成本的矛盾。 分级存储结构第七章存储

8、器第二节RAM&ROMv易失性存储器易失性存储器 特点：断电后信息消失。特点：断电后信息消失。vRAM:RAM: SRAMSRAM：六管：六管MOSMOS触发器。触发器。 DRAMDRAM：由单管组成，需定时刷新。：由单管组成，需定时刷新。 RAM典型的存储器芯片vSRAMSRAM存储位元存储位元 使用双稳态触发器表示使用双稳态触发器表示0 0和和1 1。 “1”“1”状态：状态：T1T1截止，截止，T2T2导通导通 “0”“0”状态：状态：T2T2截止，截止，T1T1导通导通 不掉电的情况下，信息稳定保不掉电的情况下，信息稳定保持（静态）。持（静态）。 存取速度快存取速度快六管六管M

9、OS静态存储器结构静态存储器结构典型的存储器芯片vDRAM存储单元 利用电容存储电荷来保存信息T：门控管 C： 电容不掉电的情况下，信息也会丢失，需要不断刷新。刷新：经过一段时间后，信息可能丢失，需要重写 存取速度慢，集成度高（容量大）单管单管MOS动态存储器结构动态存储器结构vDRAMDRAM的刷新的刷新 刷新间隔时间：DRAM允许的最大信息保持时间 采用读出方式进行刷新 刷新周期：从上一次刷新结束到下一次对整个DRAM全部刷新一遍为止的时间间隔。 大小主要取决于电容电荷的泄漏速度，一般为2ms、4ms、8ms或更长。典型的存储器芯片v集中式刷新 在刷新周期内，集中时间连续地对全部存储单元逐

10、行刷新一遍。 在刷新操作期间，不允许CPU对存储器进行正常的访问。 优点：读写操作时不受刷新工作的影响，系统的存取速度比较高。 主要缺点：在集中刷新期间必须停止读写，这一段时间称为“死区”而且存储容量越大，死区就越长。 正常的存储器访问刷新1936s（3872 个周期） 64s（128 个周期） 2ms（4000 个存取周期） 03871138723999v分散式刷新 把对每行存储单元的刷新分散到每个系统存取周期内完成。此时系统存取周期被分为两部分，周期前半段时间进行正常的存储器访问，后半段时间进行刷新操作。 在一个系统存取周期内刷新存储矩阵中的一行。 增加了系统的存取周期。 优点：没有死区。

11、 缺点：刷新过于频繁。系统存取周期是存储芯片存取周期的两倍，降低了访问存储器的速度。刷新128s（128 个系统周期） 读/写刷新读/写刷新读/写存取周期系统周期0.5s 0.5sv异步式刷新 把刷新操作平均分配到整个最大刷新间隔内进行。 相邻两行的刷新间隔为：最大刷新间隔时间行数2ms（4000 个存取周期） 读/写刷新15s0.5s读/写刷新15s0.5s1 128 vRAM芯片 大量存储位元按一定的规则排列起来构成了存储体。 存储体、读写电路、译码驱动电路、控制电路等集成在一块芯片上，组成各种不同类型的存储芯片。地址总线地址寄存器MAR地址译码器地址驱动电路存储体存储体 读写电路数据寄存

12、器MDR数据总线存储控制电路存储控制电路 读信号 写信号v存储芯片的内部组成 线性组成 所有存储单元线性排成一列 每一个存储单元中的多个存储位元的字驱动线连在一起，构成字线；位线分别连接到相应的数据线。 当地址位数n较大时，译码器的规模随之增大很多，导致电路复杂，译码时间很长，存储芯片的速度太慢。 地地址址译译码码器器 A34 位地址A2A1A00,0字线字线 0 1,0字线字线 1 15,0字线字线 15 读写控制电路读写控制电路 D0数据读写信号R/W片选信号 CS0,11,115,1D1一个字v 二维组成 所有存储单元排列成矩阵形式，将地址分成两组，分别送给X方向和Y方向的两个译码器，在

13、行和列的交叉点共同选择一个存储单元，对其进行读写操作。 一个采用二维组成的16字1位的存储芯片 适合于构造大容量的存储芯片 。X 地地址址译译码码器器 A32 位地址A2A1A00,0X00,10,31,0X11,11,32,0X22,12,3读写控制电路数据 D读写信号 R/W片选信号 CS0,21,22,23,0X33,13,33,2Y 地址译码器地址译码器 2 位地址Y0Y1Y2Y3vSRAMSRAM存储器存储器 v 组成： 存储矩阵存储矩阵 地址译码器地址译码器 控制逻辑控制逻辑 三态数据缓冲器三态数据缓冲器 典型的存储器芯片vSRAM芯片读操作周期和写操作周期的时序图 tRC地址tC

14、OCS数据tOTDtA（a）读周期tWC地址tDWCS数据tDH（b）写周期R/WtAWtWtWRtRC：读周期时间tA： 读出时间tCO：片选到数据输出延迟tOTD：从片选无效后到数据 还能保持的时间tWC：写周期时间tW： 写数时间tAW： 滞后时间tWR：写恢复时间tDW：数据有效时间tDH：写信号无效后数据维持时间 SDRAM-同步动态存储器 DDR-双倍速率内存 (DDR2DDR3DDR4DDR5等)内存典型的存储器芯片v地址译码器地址译码器 ：对地：对地址信号进行译码，址信号进行译码，选择存储单元。选择存储单元。 线性译码线性译码( (单译码单译码) )只用只用一个地址译码器一个地

15、址译码器电路译码，译码输出电路译码，译码输出的选择线直接选中存的选择线直接选中存储单元。储单元。 复合译码：复合译码： n n位地址分位地址分为行、列地址分别译码，为行、列地址分别译码，只有只有X X向和向和Y Y向的选择线向的选择线同时选中的存储单元，同时选中的存储单元，才能进行读或写操作。才能进行读或写操作。 特点：复合译码所需选特点：复合译码所需选择线数目少，适用于大择线数目少，适用于大容量的存储器。容量的存储器。 典型的存储器芯片vDRAM的构成 地址：分行地址和列地址两次送入。 RAS有效时，行地址送入行地址锁存器 CAS有效时，列地址送入列地址锁存器4M4位的位的DRAM 典型的存

16、储器芯片v动态RAM芯片读操作周期和写操作周期的时序图 RAStCYCtRASCAS地址tASRtAHtAHtASCtCAStRCStRCHtCACtDOHtRAC数据输出有效tCYC：读周期时间tRAS：RAS脉冲宽度tCAS：CAS脉冲宽度tRCS：读命令建立时间tRCH：读命令保持时间tDOH：数据输出保持时间（a）读周期数据R/W行地址列地址RAStCYCtRASCAStCAStRWLtCWLR/WR/W数据tDStDHtCYC：写周期时间tWCH：写命令保持时间tWP：写命令脉冲宽度tRWL：从写命令开始到RAS变为无效的时间tCWL：从写命令开始到CAS变为无效的时间tDS：写入数

17、据建立时间tDH：写入数据保持时间tWCHtWP（b）写周期地址SRAM和DRAM的对比比较内容SRAMDRAM存储信息0和1的方式双稳态触发器极间电容上的电荷电源不掉电时 信息稳定信息会丢失刷新不需要需要集成度低高容量小大价格高低速度快慢适用场合Cache主存v只读存储器ROM 存储的信息只能读出，不能随机改写或存入， 特点：非易失性断电后信息不会丢失编程：指往只读存储器中写入数据的过程。 v 根据可编程的方式和频度的不同，只读存储器可分为： 掩膜式ROM(MaskROM) 可编程PROM(ProgrammableROM) 可擦除EPROM(ErasablePROM) 电可擦EEPROM(E

18、lectricallyEPROM) 快擦写ROM(FlashROM)内存v掩膜式ROM( MROM ) 生产厂家在制造芯片时将数据写入芯片，用户不能更改存储器的内容，只能读出数据使用。 可靠性高，集成度高，批量生产之后价格便宜，但灵活性差。v一次可编程ROM（PROM） 芯片生产时，所有存储单元均被写成“0”或均被写成“1” 用户可以根据需要写一次。只读存储器双极固定掩膜式双极固定掩膜式ROM ROM vPROM存储位元的基本结构 全“1”熔断丝型 全“0”肖特基二极管型v紫外线可擦除的PROM（EPROM） 高压写入 紫外线光照擦除 不能在线进行擦除和编程 单个SIMOS管构成的存储位元只读

19、存储器和闪速存储器 电可擦除的PROM（EEPROM或E2PROM） 用电在线擦除和编程的，重编程只需几秒钟。 它可以擦除和编程单个存储单元或者数据块。 浮栅隧道氧化层MOS存储管 v闪速存储器v简称闪存，是由Intel公司于80年代后期首先推出的。它是一种高密度、非易失性的可读/写存储器。 vFlash存储器的两种单管叠栅存储位元结构 v非易失性存储器非易失性存储器 只读存储器只读存储器(ROM)(ROM)只读存储器只读存储器ROMROM在使用过程中在使用过程中, ,只能读出存储的信息只能读出存储的信息, ,而不能用通常而不能用通常的方法写入信息。的方法写入信息。 可可擦除的擦除的PROM

20、(EPROM) PROM (EPROM) 用户用户按规定方法可多次改写内容按规定方法可多次改写内容, ,改写时先用紫外线擦除改写时先用紫外线擦除ROM典型的存储器芯片 电可擦除的电可擦除的PROM (E2PROM) PROM (E2PROM) 能能以字节为单位进行擦除和改写以字节为单位进行擦除和改写, ,并可直接在机器内进并可直接在机器内进行擦除和改写。行擦除和改写。 闪速存储器闪速存储器(Flash Memory)(Flash Memory)E E2 2PROM-2832APROM-2832A容量：容量：4K4K* *8 bit 8 bit v ROM存储芯片的外封装特性 如果一个芯片有2n

21、个字，每个字有m位，则它有： n个地址输入An-1A0 m个数据输出Dm-1D0 一个片选信号 除了掩膜式ROM，所有其它的ROM都有一个编程控制输入端（VPP），芯片编程器用它来向芯片写入数据。只读存储器和闪速存储器控制逻辑A0 2K8 位 存储矩阵数据缓冲区D0 PD/PGM CS 译码 X Y 控制Y 译码 A1 A6 A7 A10 地址输入D1 D7 数据VCC 地 VPP 2716型EPROM（2K8位）的内部结构图 对于存储器芯片，需要了解：v芯片的地址线、数据线、片选线和读写控芯片的地址线、数据线、片选线和读写控制线制线 地址线条数决定了有多少个存储单元；地址线条数决定了有多少个

22、存储单元； 数据线条数表明每个存储单元所能存储的二进制数据线条数表明每个存储单元所能存储的二进制数的位数。数的位数。典型的存储器芯片nDRAMDRAM存储器芯片存储器芯片存储容量：存储容量：64K64K1 1位（位（64K64K个存个存储单元，每单元储单元，每单元1 1位）位）存储矩阵：存储矩阵：4 4个个128128* *128128地址引脚：地址引脚：8 8条条 RAS#RAS#有效时送有效时送8 8位行地址位行地址 CAS#CAS#有效时送有效时送8 8位列地址位列地址数据线：输入、输出分开（数据线：输入、输出分开（D DININ、D DOUTOUT） 。典型的存储器芯片存储器存储器应用

23、应用SRAMSRAMDRAMDRAMROMROMPROMPROMEPROMEPROME2PROME2PROMFlash MemoryFlash MemoryCacheCache计算机主存计算机主存固定程序，微程序控制器固定程序，微程序控制器用户自编程序，工业控制机或电器用户自编程序，工业控制机或电器用户编写并可修改程序，产品试制阶段程序用户编写并可修改程序，产品试制阶段程序ICIC卡上存储器卡上存储器固态盘、固态盘、ICIC卡卡第七章存储器第三节主存的设计v主存储器的组成 地址内容组织形式v存储器芯片的构成 存储体 地址译码和驱动电路 读写电路 存储控制电路：根据来自I/O或CPU的读写控制信

24、号，产生一系列时序信号，控制存储器完成读写操作。 一个存储体的例子： 每个存储单元可以存放4个字节，称其宽度为4字节 字节和字的定义 字节是8bit 字2字节/4字节v大小端存储模式 小端(little-endian):将低序字节存储在起始地址X86结构ARMDSP 大端(big-endian):高序字节存储在起始地址C51PowerPCv对准存放与非对准存放 对准存放：信息存放的起始地址必须是该信息宽度（字节数）的整数倍。 非对准存放的缺陷：访存次数增加存储器v单片存储器芯片容量有限&讲授：存储器接口设计v为某地址总线为20位的8位微机系统设计一个容量为20KB的存储器子系统。 其中

25、SRAM容量为4KB，ROM容量为16KB。设计任务假设：假设：SRAM采用采用2114芯片，芯片， ROM采用采用2732芯片芯片存储器容量的扩展方法%问题1：如何扩展存储容量？存储容量存储容量=字数字数位数位数 J 存储器容量的扩展方法存储器容量的扩展方法 从位数方向扩展从位数方向扩展 位扩展位扩展 从字数方向扩展从字数方向扩展 字扩展字扩展 从字长和位数两个方向扩展从字长和位数两个方向扩展 字位扩展字位扩展 存储器位宽存储器位宽 数据总线宽度数据总线宽度 处理器字长处理器字长 = = 01011101 = v在在8位的微机系统中使用位的微机系统中使用2114芯片（芯片（1K4位）位）位扩

26、展高四位高四位低四位低四位八位八位v1K4位的位的SRAM芯片芯片 1K8位的位的SRAM存储器存储器 v位扩展法 存储器芯片的存储器芯片的数据位不能满足读写的基本要求数据位不能满足读写的基本要求 时进行时进行J 位扩展连接规则：位扩展连接规则： 多个同字数的存储器芯片的地址、片选、读多个同字数的存储器芯片的地址、片选、读/ /写写 端相应并联端相应并联 数据引脚各自连接到数据总线的不同位数据引脚各自连接到数据总线的不同位位扩展存储器容量的扩展方法000000000000高位地址低位地址1K8位的位的SRAM存储器存储器 4K8位位000H3FFH 000HFFFH00111111111101

27、0000000000011111111111100000000000101111111111110000000000111111111111vCPU对存储单元的访问过程：片选：选择存储器芯片。字选：再从选中的芯片中依照地址码选择相应的存储单元读写数据。J 连接规则：连接规则： 芯片的数据线、读芯片的数据线、读/ /写控制线并联写控制线并联 低位地址线连接到芯片地址引脚低位地址线连接到芯片地址引脚完成字选完成字选 高位地址高位地址得到片选信号得到片选信号 字扩展字扩展 % 问题问题2 2：高位地址如何产生片选信号？：高位地址如何产生片选信号？存储器容量的扩展方法存储器片选信号的产生方法v线选法：

28、用高位地址中的某一位直接作为存储器芯片的片选信号CS#A15A11A0A12 CSCS CS CSA14A13(2)(1)(0)(3)芯芯片片A19 A16A15A14 A13 A12A11A0可用地址空间可用地址空间0123 1 1 1 0 1 1 0 1 1 0 1 1 0 1 1 1全全0全全1全全0全全1全全0全全1全全0全全1E000HEFFFHD000HDFFFHB000HBFFFH7000H7FFFH线选法 片选方法线选法片选方法线选法 优点：优点： 电路简单，不需外加逻辑电路。电路简单，不需外加逻辑电路。缺点：缺点： 不能充分利用系统的存储空间不能充分利用系统的存储空间 地址空

29、间不连续地址空间不连续 地址重叠地址重叠适用于存储容量较小的简单微机系统适用于存储容量较小的简单微机系统存储器片选信号的产生方法v怎样才能充分的利用地址空间？ N N位地址线可以产生？个信号位地址线可以产生？个信号 每个信号对应一个存储器芯片每个信号对应一个存储器芯片v如何避免地址重复？存储器片选信号的产生方法2n全译码法增加译码器译码器所有地址线所有地址线都参与选择都参与选择IO/M 片选方法全译码法片选方法全译码法 全译码法 A13A12VccA19 A14A11A0.BAE32:4 Y2E2E1芯片芯片A19 A14A13 A12A11A0可用地址空间可用地址空间012300000000

30、0000000000000000 0 0 0 1 1 0 1 1全全0全全1全全0全全1全全0全全1全全0全全100000H00FFFH01000H01FFFH02000H02FFFH03000H03FFFH全译码法 片选方法全译码法片选方法全译码法 优点：优点：地址范围唯一而且连续地址范围唯一而且连续 不会产生地址重叠现象不会产生地址重叠现象 缺点：缺点：对译码电路要求较高对译码电路要求较高 适用于存储器芯片较多的系统适用于存储器芯片较多的系统 存储器片选信号的产生方法 片选方法部分译码法片选方法部分译码法 方法：将高位地址线中某几位方法：将高位地址线中某几位( (不是全部高位不是全部高位)

31、 )地址经过译码器地址经过译码器译码，作为片选信号译码，作为片选信号线选法和全译码法的混合方式。线选法和全译码法的混合方式。存在地址重叠问题。存在地址重叠问题。存储器片选信号的产生方法 字扩展：全译码法 1K1K8 8位的存储器扩展为位的存储器扩展为4K4K8 8位存储器。位存储器。存储器容量的扩展方法D0D7A0A9A10A192:4地址译地址译码器码器D0 D7 A0A91k1k8 8CED0 D7 A0A91k1k8 8CED0 D7 A0A91k1k8 8CED0 D7 A0A91k1k8 8CEv字位扩展法字向和位向均不能满足要求时需进行字向和位向同时扩展。对存储器芯片进行分组，组内

32、采用位扩对存储器芯片进行分组，组内采用位扩展法连接（数据线连接不同），组间采用展法连接（数据线连接不同），组间采用字扩展法连接（片选线连接不同）。字扩展法连接（片选线连接不同）。存储器容量的扩展方法 归纳：存储器容量扩展的关键在于存储归纳：存储器容量扩展的关键在于存储器芯片与器芯片与DB、AB、CB的连接的连接与与DB的连接的连接:根据芯片的数据位决定是否需根据芯片的数据位决定是否需要位扩展。要位扩展。与与AB的连接的连接:保证对存储器的所有单元正确保证对存储器的所有单元正确寻址。寻址。与与CB的连接的连接:片选、读写控制线。片选、读写控制线。存储器容量的扩展方法小 结n 存储器容量的扩展方法

33、存储器容量的扩展方法字扩展、位扩展、字位扩展字扩展、位扩展、字位扩展 n 存储器片选信号的产生方法存储器片选信号的产生方法线选法、全译码法、部分译码法线选法、全译码法、部分译码法思考：如果由低位地址产生片选信号，会产生什么影响？ 单机系统中，主存与CPU速度的不匹配是高速计算的瓶颈。v提高存储系统性能的主要措施 存取速度角度： 寻找高速元件 结构角度： 采用层次结构 采用高速缓冲存储器 存取宽度角度： 增加存储器的字长 采用并行操作的双端口存储器 采用多模块交叉存储器v并行主存系统 在一个主存周期内能并行读写多字的主存系统 有效地提高存储器的带宽。v并行主存系统实现途径 空间并行：双端口存储器

34、 时间并行：单体多字、多体并行并行主存系统并行主存系统v双端口存储器工作原理 具有两个彼此独立的读/写口。 每个读/写口都有一套独立的地址寄存器和译码电路。 可以并行地独立工作。v应用场合 内存：双端口一个面向CPU，另一个面向外设。 显存：一个供CPU访问，另一个供视频显示电路。存储体存储体地址寄存器地址寄存器译码译码地址地址A数据数据A地址寄存器地址寄存器译码译码地址地址B数据数据BIDT7133的逻辑框图v单体单字存储器 字长与CPU的字长相同，每次只能访问一个存储字。 假设存储器的访问周期是TM，字长为W位，带宽为：并行主存系统数据寄存器数据寄存器 W W 位位 地址寄存器地址寄存器 L L 普通存储器普通存储器MMTWBv单体多字存储器 存储器能够