第10章 EDA技术在全国大学生电子设计竞赛中的应用

1、第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分1第第10 10章章 EDAEDA技术在技术在全国大学生电子设计竞赛中的应用全国大学生电子设计竞赛中的应用 10.1 等精度频率计设计10.2 测相仪设计10.3 基于DDS的数字移相正弦信号发生器设计10.4 逻辑分析仪设计 大结局第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分210.1 10.1 等精度频率计设计等精度频率计设计本系统设计的基本指标为：本系统设计的基本指标为：（1）频率测试功能：测频范围）频率测试功能：测频范围0.1Hz100MHz。测频精度：测。测频精

2、度：测频全域相对误差恒为百万分之一。频全域相对误差恒为百万分之一。（3）周期测试功能：）周期测试功能：信号测试范围与精度要求与测频功能相同。信号测试范围与精度要求与测频功能相同。 （4）占空比测试功能：测试精度）占空比测试功能：测试精度199。10.1.1 系统设计要求系统设计要求 简易数字频率计的设计是1997年全国大学生电子设计竞赛赛题之一。 基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，在实用中有较大的局限性，而等精度频率计不但具有较高的测量精度，而且在整个测频区域内保持恒定的测试精度。 （2）脉宽测试功能：测试范围）脉宽测试功能：测试范围0.1s1s，测试精度，测试精

3、度0.01s 。（5）相位测试功能：）相位测试功能：附加功能附加功能( (见见10.2节节) 。第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分310.1.2 主系统组成主系统组成 等精度数字频率计涉及到的计算包括加、减、乘、除，耗用的资源比较大，用一般中小规模CPLD/FPGA芯片难以实现。因此，我们选择单片机和CPLD/FPGA的结合来实现。电路系统原理框图如图10.1所示，其中单片机完成整个测量电路的测试控制、数据处理和显示输出；CPLD/FPGA完成各种测试功能；键盘信号由89C51单片机进行处理，它从CPLD/FPGA读回计数数据并进行运算，向显示

4、电路输出测量结果；显示器电路采用七段LED动态显示，由8个芯片74LS164分别驱动数码管。 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分4图图10.1 频率计主系统电路组成频率计主系统电路组成第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分5 等精度频率计主要由以下几个部分构成： (1) 信号整形电路。用于对待测信号进行放大和整形，以便作为PLD器件的输入信号。 (2) 测频电路。是测频的核心电路模块，可以由FPGA等PLD器件担任。 (3) 单片机电路模块。用于控制FPGA的测频操作和读取测频数据，并作出相应数据处

5、理。 (4) 100MHz的标准频率信号源。本模块采用高频率稳定度和高精度的晶振作为标准频率发生器，产生100MHz的标准频率信号直接进入FPGA。如果由于优化问题，可接50MHz或更低频率的晶振。 (5) 键盘模块。可以用5个键执行测试控制，一个是复位键，其余是命令键。 (6)数码显示模块。可以用7个数码管显示测试结果，最高可表示百万分之一的精度。第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分610.1.3 工作原理工作原理 1. 频率测量方法及原理频率测量方法及原理 (1) 直接测频法：把被测频率信号经脉冲整形电路处理后加到闸门的一个输入端，只有在闸门

6、开通时间T(以秒计)内，被计数的脉冲送到十进制计数器进行计数。 (2) 组合测频法：是指在高频时采用直接测频法，低频时采用直接测量周期法测信号的周期，然后换算成频率。 (3) 倍频法：是指把频率测量范围分成多个频段，使用倍频技术，根据频段设置倍频系数，将经整形的低频信号进行倍频后再进行测量，对高频段则直接进行测量。倍频法较难实现。 (4) 等精度测频法：其实现方法可用主控结构图10.2和波形图10.3来说明。 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分7图图10.2 等精度频率计主控结构等精度频率计主控结构第10章 EDA技术在全国大学生电子设计竞赛中

7、的应用2022年5月27日11时30分8 图10.2中“预置门控信号”CL可由单片机发出，设CL的时间宽度其宽度为Tpr。BZH和TF模块是两个可控的32位高速计数器，BENA和ENA分别是它们的计数允许信号端，高电平有效。 标准频率信号从BZH的时钟输入端BCLK输入，设其频率为Fs；经整形后的被测信号从与BZH相似的32位计数器TF的时钟输入端TCLK输入，设其真实频率值为Fxe，被测频率为Fx。 测频原理说明如下：测频开始前，首先发出一个清零信号CLR，使两个计数器和D触发器置0，同时通过信号ENA，禁止两个计数器计数。这是一个初始化操作。 然后由单片机发出允许测频命令，即令预置门控信号

8、CL为高电平，这时D触发器要一直等到被测信号的上升沿通过时Q端才被置1，与此同时，将同时启动计数器BHZ和TF，进入图10.3所示的“计数允许周期”。在此期间，BHT和TF分别对被测信号(频率为Fx)和标准频率信号(频率为Fs)同时计数。当Tpr秒后，预置门信号被单片机置为低电平，但此时两个计数器仍没有停止计数，一直等到随后而至的被测信号的上升沿到来时，才通过D触发器将这两个计数器同时关闭。第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分9 被测频率值为被测频率值为Fx，标准频率为，标准频率为Fs，设在一次预置门时间，设在一次预置门时间Tpr中对被测信号计数

9、值为中对被测信号计数值为Nx，对标准频率信号的计数值为，对标准频率信号的计数值为Ns，则，则下式成立：下式成立： NsFsNxFx/(10.1) 得到测得的频率为：得到测得的频率为：NxNsFsFx)/(10.2)图图10.3 频率计测控时序频率计测控时序第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分10 2. 周期测量模块周期测量模块 (1) 直接周期测量法：用被测信号经放大整形后形成的方波信号直接控制计数门控电路，使主门开放时间等于信号周期Tx，时标为Ts的脉冲在主门开放时间进入计数器。设在Tx期间计数值为N，可以根据以下公式来算得被测信号周期： Tx

10、=NTs (10.3) 经误差分析，可得结论：用该测量法测量时，被测信号的频率越高，测量误差越大。 (2) 等精度周期测量法：该方法在测量电路和测量精度上与等精度频率测量完全相同，只是在进行计算时公式不同，用周期1/T代换频率f即可，其计算公式为 Tx= (TsNs)/ Nx (10.4) 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分11 3.脉宽测量模块脉宽测量模块 在进行脉冲宽度测量时，首先经信号处理电路进行处理，限制只有信号的50%幅度及其以上部分才能输入数字测量部分。脉冲边沿被处理得非常陡峭，然后送入测量计数器进行测量。 测量电路在检测到脉冲信号

11、的上升沿时打开计数器，在下降沿时关闭计数器，设脉冲宽度为Twx，计算公式为 Twx= Nx/ fs (10.5) 4.占空比测量模块占空比测量模块 对于占空比K的测量，可以通过测量正反两个脉宽的计数值来获得。设BZH对正脉宽的计数值为N1，对负脉宽的计数值为N2，则周期计数值为N1+N2，于是K为： K= N1/(N1+ N2)100% (10.6) 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分1210.1.4 FPGA开发的开发的VHDL设计设计 【例【例10.1】LIBRARY IEEE; -等精度频率计等精度频率计USE IEEE.STD_LOGI

12、C_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY GWDVPB IS PORT (BCLK : IN STD_LOGIC; -CLOCK1 标准频率时钟信号标准频率时钟信号 TCLK : IN STD_LOGIC; - 待测频率时钟信号待测频率时钟信号 CLR : IN STD_LOGIC; - 清零和初始化信号清零和初始化信号 CL : IN STD_LOGIC; -预置门控制预置门控制 SPUL : IN STD_LOGIC; -测频或测脉宽控制测频或测脉宽控制 START : OUT STD_LOGIC; EEND : OUT STD_L

13、OGIC; -由低电平变到高电平时指示脉宽计数结束由低电平变到高电平时指示脉宽计数结束 SEL : IN STD_LOGIC_VECTOR(2 DOWNTO 0); -多路选择控制多路选择控制 DATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -位数据读出位数据读出 END GWDVPB; 接下页接下页第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分13ARCHITECTURE behav OF GWDVPB IS SIGNAL BZQ,TSQ : STD_LOGIC_VECTOR(31 DOWNTO 0);-标准计数器标准计

14、数器/测频计数器测频计数器 SIGNAL ENA,PUL : STD_LOGIC; - 计数使能计数使能/脉宽计数使能脉宽计数使能 SIGNAL MA,CLK1,CLK2,CLK3 : STD_LOGIC ; SIGNAL Q1,Q2,Q3,BENA : STD_LOGIC; SIGNAL SS : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN START = ENA ; DATA = BZQ(7 DOWNTO 0) WHEN SEL=000 ELSE-标准频率计数低标准频率计数低8位输出位输出 BZQ(15 DOWNTO 8) WHEN SEL = 001 ELSE

15、 BZQ(23 DOWNTO 16) WHEN SEL = 010 ELSE BZQ(31 DOWNTO 24) WHEN SEL = 011 ELSE-标准频率计数最高标准频率计数最高8位输出位输出 TSQ( 7 DOWNTO 0) WHEN SEL = 100 ELSE-待测频率计数值最低待测频率计数值最低8位输出位输出 TSQ(15 DOWNTO 8) WHEN SEL = 101 ELSE TSQ(23 DOWNTO 16) WHEN SEL = 110 ELSE TSQ(31 DOWNTO 24) WHEN SEL = 111 ELSE-待测频率计数值最高待测频率计数值最高8位输出位

16、输出 TSQ(31 DOWNTO 24) ; BZH : PROCESS(BCLK, CLR) -标准频率测试计数器，标准计数器标准频率测试计数器，标准计数器 BEGIN IF CLR = 1 THEN BZQ 0 ) ; ELSIF BCLKEVENT AND BCLK = 1 THEN IF BENA = 1 THEN BZQ = BZQ + 1; END IF; END IF; END PROCESS; TF : PROCESS(TCLK, CLR, ENA) -待测频率计数器，测频计数器待测频率计数器，测频计数器 接下页接下页 第10章 EDA技术在全国大学生电子设计竞赛中的应用202

17、2年5月27日11时30分14BEGIN IF CLR = 1 THEN TSQ 0 ); ELSIF TCLKEVENT AND TCLK = 1 THEN IF ENA = 1 THEN TSQ = TSQ + 1; END IF; END IF; END PROCESS; PROCESS(TCLK,CLR)-计数控制使能，计数控制使能，CL为预置门控信号，同时兼作正负脉宽测试控制信号为预置门控信号，同时兼作正负脉宽测试控制信号 BEGIN IF CLR = 1 THEN ENA = 0 ; ELSIF TCLKEVENT AND TCLK = 1 THEN ENA = CL ; END

18、IF; END PROCESS; MA = (TCLK AND CL) OR NOT(TCLK OR CL) ; -测脉宽逻辑测脉宽逻辑 CLK1 = NOT MA; CLK2 = MA AND Q1; CLK3 = NOT CLK2; SS = Q2 & Q3 ; DD1: PROCESS(CLK1,CLR) BEGIN IF CLR = 1 THEN Q1 = 0 ; ELSIF CLK1EVENT AND CLK1 = 1 THEN Q1 = 1 ; END IF; END PROCESS;DD2: PROCESS(CLK2,CLR) BEGIN IF CLR = 1 THEN

19、Q2 = 0 ; ELSIF CLK2EVENT AND CLK2 = 1 THEN Q2 = 1 ; END IF; END PROCESS; 接下页接下页第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分15DD3: PROCESS(CLK3,CLR) BEGIN IF CLR = 1 THEN Q3 = 0 ; ELSIF CLK3EVENT AND CLK3 = 1 THEN Q3 = 1 ; END IF; END PROCESS; PUL =1 WHEN SS=10 ELSE -当当SS=10时，时，PUL高电平，允许标准计数器计数，高电平，允许标

20、准计数器计数， 0 ; -禁止计数禁止计数 EEND =1 WHEN SS=11 ELSE-EEND为低电平时，表示正在计数，由低电平变到高电平为低电平时，表示正在计数，由低电平变到高电平 0 ; -时，表示计数结束，可以从标准计数器中读数据了时，表示计数结束，可以从标准计数器中读数据了 BENA =ENA WHEN SPUL=1 ELSE-标准计数器时钟使能控制信号，当标准计数器时钟使能控制信号，当SPUL为为1时，测频率时，测频率 PUL WHEN SPUL = 0 ELSE -当当SPUL为为0时，测脉宽和占空比时，测脉宽和占空比 PUL ; END behav;第10章 EDA技术在全

21、国大学生电子设计竞赛中的应用2022年5月27日11时30分16CDQCDQCDQCDQ（DATA）（START）SPULEEND=0则EEND=1，否则当Q2=1，Q3=1PUL=0则PUL=1，否则当Q2=1，Q3=0SS1的逻辑功能为：2选1多路选择器FPGA1（SPUL）ENABENA0MUX211（EEND）PLENDSS1Q3Q2（SEL）（CLR）（TCLK）（CL）（BCLK）8DATASEL3323264-8多路选择器TSQ32位待测频率计数器ENATCLKTFCLRBENABCLKBZHBZQ32位标准频率计数器CLR图图10.4 等精度频率计等精度频率计FPGA部分的部分

22、的RTL电路图电路图 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分1710.1.5 系统仿真系统仿真 图10.5和图10.6分别是例10.1频率测试仿真波形和脉宽测试仿真波形。 从图10.5可以看出，SPUL=1时，系统进行等精度测频。这时，CLR一个正脉冲后，系统被初始化。然后CL被置为高电平，但这时两个计数器并未开始计数(START=0)，直到此后被测信号TCLK出现一个上升沿，START=1时2个计数器同时启动分别对被测信号和标准信号开始计数，其中BZQ和TSQ分别为标准频率计数器和被测频率计数器的计数值。由图可见，在CL变为低电平后，计数仍未停止

23、，直到TCLK出现一个上升沿为止，这时START=0，可作为单片机了解计数结束的标志信号。仿真波形中TCLK和BCLK的周期分别设置为10和500ns。由图可见，计数结果是，对TCLK的计数值是5，对BCLK的计数值是64(十六进制)。通过控制SEL就能按照8个8位将两个计数器中的32位数读入单片机中进行计算。从图中的波形可以看出，例10.1描述的等精度测频的功能完全正确。第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分18图10.5 频率/周期测量仿真图 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分19图10.6 脉

24、宽/占空比测量仿真图第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分20 图10.6中，取SPUL=0时，系统被允许进行脉宽测试。为了便于观察，图中仿真波形中的TCLK和BCLK的周期分别设置为75和500ns。由例10.1和图10.4可以分析，CL和CLR的功能都发生了变化，前者为1时测信号高电平的脉宽，为0时测低电平的脉宽；而后者CLR变为1时作系统初始化，由1变为0后启动电路系统的标准信号计数器BZQ准备对标准频率进行计数。而允许计数的条件是此后出现的第一个脉宽的宽度。由图10.6可见，当CL=1，TCLK的高电平脉冲到来时，即启动了BZQ进行计数，而

25、在TCLK的低电平到来时停止计数，状态信号EEND则由低电平变为高电平，告诉单片机计数结束。计数值可以通过SEL读出，这里是4BH。 由此不难算出，TCLK的高电平脉宽应该等于4BH乘以BCLK的周期。改变CL为0，又能测出TCLK的低电平脉宽，从而可以获得TCLK的周期和占空比。 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分2110.1.6 系统测试与系统测试与硬件验证硬件验证 1.FPGA测频专用电路的调试测频专用电路的调试 使用Quartus ，计算机，GW48 EDA实验开发系统等软件和设备，对FPGA/CPLD测控电路进行VHDL程序的调试，有

26、关仿真以及编程下载，硬件测试等。 (1)在使用单片机统调前，应该直接对下载了例10.1程序的FPGA进行测试，如果使用GW48 EDA系统，建议电路图用实验电路模式NO.5。如果以上的仿真测试无误，进行引脚锁定，以便能在GW48 EDA系统上进行FPGA硬件功能的测试。 (2)如果能通过以上步骤，则表明专用功能的FPGA已设计完成，可根据用户板的引脚情况，重新锁定引脚，以便将FPGA插到用户板上，与板上的单片机和其他器件协调工作，完成独立的测频系统。 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分22 2.单片机程序单片机程序调试调试 根据图10.5和图1

27、0.6各信号的时序设置方式和输出信号的含义，设计单片机程序，其中包括单片机与FPGA的数据通信程序、单片机控制FPGA进行测频和测脉宽的控制程序、数据运算程序等。最后将设计调试好的单片机程序编译后烧录进单片机中。 3.系统的联合调试系统的联合调试 在各个单元电路调试好后即可进行系统联合调试(统调)。统调中，利用GW48系统的各种标准频率，测试用户板的功能。 4.系统的硬件验证系统的硬件验证 系统联合调试成功后，可将单片机程序通过编程器固化到单片机中并插入EDA实验开发系统中的单片机插座上，将VHDL设计经过综合适配后的网表对CPLD/FPGA进行编程下载，输入相关的信号，并进行有关性能指标的测

28、试，直到满足系统的设计要求为止。同时将FPGA目标器件的HEX文件，用编程器烧入EPROM中，完成掉电保护设计。 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分2310.2.1 测相仪工作原理及实现测相仪工作原理及实现 首先利用10.1节介绍的等精度频率计测得占空比K为：K= N1/(N1+N2)100% 其中N1是高电平脉宽时间内的计数值，N2是低电平脉宽时间内的计数值。 由图10.4和图10.6可知，对于例10.1增加一个鉴相器逻辑模块就能构成一个相位测试仪。图10.7是一个测相仪电路框图。在FPGA模块中除了原来的测频测脉宽功能块外，增加了一个鉴相器

29、，鉴相器接受来自外部的两路被整形后的信号。由鉴相器输出的脉冲信号的占空比与这两路信号的相位差成正比，正好等于占空比K乘以360，即： = K360=N1/(N1+N2)360 (10.7) 10.2 测相仪设计测相仪设计第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分24图图10.7 测相仪电路框图测相仪电路框图 图图10.8 测相仪电路原理图测相仪电路原理图(TPAS.GDF工程工程) 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分25 图10.8中TPAS.GDF工程中的模块ETESTER的功能和结构与10.1节的等

30、精度频率计完全相同，只是在原来的待测频率输入端TCLK接了一个鉴相器模块EPD，EPD的电路结构如图10.9所示。 由如图10.10所示的鉴相器EPD的仿真波形可知，2路同频率不同相位的时钟信号PA和PB通过鉴相器EPD后，将输出一路具有不同占空比的脉冲波形。其频率与输入频率相同，而占空比与PB和PA信号上升沿的时间有关。显然EPD的脉宽等于PB和PA信号上升沿的时间差。这个时间差即为PB、PA间的相位差，它正好等于EPD的占空比K乘以360，即：= K360。 因此可以这样来修改以上的设计方案，首先设计一个如图10.9所示的鉴相器(也可以用其他电路形式)，其输出口与例10.l模块的TCLK相

31、接，构成图10.8所示的顶层设计。然后改变单片机中的测占空比显示程序，即将原来程序中计算后输出的占空比数据乘以360，即完成式(10.7)的计算。而实测中只要测出信号的占空比就能同时测出相位差，其精度与占空比的精度相同。因此，TPAS.GDF工程中的模块ETESTER也可用例10.1的程序来实现。 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分26图图10.9 鉴相器模块鉴相器模块EPD原理图原理图 图图10.10 鉴相器鉴相器EPD的仿真波形的仿真波形 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分2710.2.2

32、系统测试系统测试 (1) 将GWAK30或GWAC3适配板插在GWDVPB电子设计应用板上，对其上的掉电保护器件编程，将图10.8所示电路配置进GWDVPB板上的FPGA。 (2) 连上接地线，两路被测信号进入GWDVPB板上的PIO16和PIO17，按键1测频率、键2测占空比、键3测鉴相后的脉冲信号的脉宽、键4测此两路信号的相位差。 (3) 为了得到两路移相信号，在GW48系统上插上对应的适配板，用示波器测出两路正弦信号，使输出峰峰值不大于4V。 (4) 用两接线及一地线将由GW48主系统上的两路正弦信号(严格情况下要求整形)接到GWDVPB板上的两个输入端口PIO16和PIO17，以便测他

33、们的频率和相位差。 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分2810.3 基于基于DDS的数字移相正弦信号发生器设计的数字移相正弦信号发生器设计 基于DDS的数字移相正弦信号发生器设计是2003年电子设计竞赛赛题之一。10.3.1 系统设计要求系统设计要求 DDS技术是一种把一系列数字形式的信号通过DAC转换成模拟形式的信号合成技术，目前使用最广泛的一种DDS方式是利用高速存储器作查找表，然后通过高速DAC输出已经用数字形式存入的正弦波。 DDS技术具有频率切换时间短(20 ns)，频率分辨率高(0.01 Hz)，频率稳定度高，输出信号的频率和相位可

34、以快速程控切换，输出相位可连续，可编程以及灵活性大等优点，它以有别于其他频率合成方法的优越性能和特点成为现代频率合成技术中的姣姣者。DDS广泛用于接受机本振、信号发生器、仪器、通信系统、雷达系统等，尤其适合跳频无线通信系统。 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分29图图10.11 DDS基本原理图基本原理图累加器相位寄存器加法器正(余)弦查找表DACLPF相位控制字时钟源MN位fcfout输出频率频率控制字10.3.2 系统设计方案系统设计方案 1. DDS的工作原理的工作原理 图10.11是DDS的基本原理图，频率控制字M和相位控制字分别控制D

35、DS输出正(余)弦波的频率和相位。DDS系统的核心是相位累加器，它由一个累加器和一个N位相位寄存器组成。每来一个时钟脉冲，相位寄存器以步长M增加。 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分30图图10.12 DDS内部组成框图内部组成框图 2.DDS的的FPGA实现设计实现设计 根据图10.11，并假定相位控制字为0，这时DDS的核心部分相位累加器的FPGA的设计可分为如下几个模块：相位累加器SUM99、相位寄存器REG1、正弦查找表ROM和输出数据寄存器REG2，其内部组成框图如图10.12所示。图中，输入信号有时钟输入CLK，使能端EN，复位端R

36、ESET，频率控制字K，输出信号为Q。 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分31 首先利用MATLAB或C语言编程对正弦函数进行采样；然后对采样数据进行二进制转换，其结果作为查找表地址的数值。 用MATLAB语言编写的正弦函数数据采集程序如下：CLEAR TIC；T=2*PI/1024；t=0：T：2*pi；y=255*sin(t)；round(y)；用C语言编写的正弦函数数据采样程序如下：#include stdio.h#include math.hMain( ) int I； Float s；For ( i=0；i1024；i+) s=sin

37、(actan(1)*8*i/1024)； Printf( %d，%d； n， (int)(s+1)*1023/2)； 两个程序运行之后所得结果是一致的。 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分3210.3.3 DDS内部主要模块的内部主要模块的VHDL程序实现程序实现 1.相位累加器相位累加器SUM99的的VHDL源程序源程序-SUM910.VHDLIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY SUM99 IS PORT(K： IN ST

38、D_LOGIC_VECTOR(9 DOWNTO 0)；CLK： IN STD_LOGIC； EN： IN STD_LOGIC； RESET： IN STD_LOGIC； OUT1： OUT STD_LOGIC_VECTOR(9 DOWNTO 0)；END ENTITY SUM99；第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分33ARCHITECTURE ART OF SUM99 IS SIGNAL TEMP： STD_LOGIC_VECTOR(9 DOWNTO 0)； BEGIN PROCESS(CLK， EN， RESET) IS BEGINIF RE

39、SET=1THEN TEMP=0000000000； ELSE IF CLKEVENT AND CLK=1THEN IF EN=1 THEN TEMP=TEMP+K； END IF； END IF； END IF； OUT1=TEMP； END PROCESS；END ARCHITECTURE ART； 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分342. 相位寄存器相位寄存器REG1的的VHDL源程序源程序-REG1.VHD (REG2.VHD与REG1.VHD相似)LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；EN

40、TITY REG1 IS PORT(D： IN STD_LOGIC_VECTOR(9 DOWNTO 0)； CLK： IN STD_LOGIC； Q： OUT STD_LOGIC_VECTOR(9 DOWNTO 0)；END ENTITY REG1；ARCHITECTURE ART OF REG1 IS BEGIN PROCESS(CLK) IS BEGIN IF(CLKEVENT AND CLK=1)THEN QOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUT

41、POUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPK,EN=EN,RESET=RESET,CLK=CLK,OUT1=S1)； U1：REG1 PORT MAP(D=S1， CLK=CLK， Q=S2)； U2：ROM PORT MAP(ADDR=S2， CLK=CLK， OUTP=S3)； U3：REG2 PORT MAP(D=S3， CLK=CLK， Q=Q)；END ARCHITECTURE ART； 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分4010.3.4 系统仿真与硬件验证系统仿真与硬件验证 1

42、. 系统的有关仿真系统的有关仿真 系统的有关仿真如图10.13用10.15所示，请读者自己对仿真结果进行分析。从仿真结果可以看出，对应模块的设计是正确的。 2.系统的硬件验证系统的硬件验证 DDS的输入频率控制字K有10位数据，输出数据Q为9位，并且ROM需1024个存储单元，需要占用的系统比较大。但我们所拥有的实验开发系统所配的适配板的资源可能有限，如我们在进行该实验时所用的芯片为Altera公司的EP1K30TC144芯片，这时我们直接进行硬件验证会遇到困难。因此我们需要进行变通，想办法进行硬件验证或部分验证。 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时

43、30分41图图10.13 相位累加器相位累加器SUM99的仿真结果的仿真结果 图图10.14 正弦查找表正弦查找表ROM仿真结果仿真结果 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分42图图10.15 整个系统整个系统DDS的仿真结果的仿真结果 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分43 简易逻辑分析仪设计是2003年全国大学生电子设计竞赛试题之一。10.4.1 设计任务设计任务 设计并制作一个8路数字信号发生器与简易逻辑分析仪，其结构框图如图10.16所示。 10.4 逻辑分析仪设计逻辑分析仪设计图图10.

44、16 系统结构框图系统结构框图 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分4410.4.2 设计基本要求设计基本要求 1. 制作数字信号发生器 能产生8路可预置的循环移位逻辑信号序列，输出信号为TTL电平，序列时钟频率为100Hz，并能够重复输出。逻辑信号序列示例如图10.17所示。 2. 制作简易逻辑分析仪(1)具有采集8路逻辑信号的功能，并可设置单级触发字。信号采集的触发条件为各路被测信号电平与触发字所设定的逻辑状态相同。在满足触发条件时，能对被测信号进行一次采集、存储。(2)能利用模拟示波器清晰稳定地显示所采集到的8路信号波形，并显示触发点位置。

45、(3)8位输入电路的输入阻抗大于50k，其逻辑信号门限电压可在0.254V范围内按16级变化，以适应各种输入信号的逻辑电平。 (4) 每通道的存储深度为20bit。 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分45图图10.17 重复输出循环移位逻辑序列重复输出循环移位逻辑序列00000101 10.4.3 设计实现设计实现 图10.18是逻辑分析仪的基本原理图；图10.19是逻辑分析仪FPGA内部结构图。例10.2逻辑分析仪FPGA设计部分的VHDL完整程序示例。请读者自行分析。 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日

46、11时30分46图图10.18 逻辑分析仪的基本原理图逻辑分析仪的基本原理图 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分47图图10.19 逻辑分析仪逻辑分析仪FPGA内部结构图内部结构图 第10章 EDA技术在全国大学生电子设计竞赛中的应用2022年5月27日11时30分48【例10.2】逻辑分析仪FPGA设计部分的VHDL完整程序示例。 LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY RESERV IS PORT (CLK：IN STD_LOGIC； -采样与扫描时钟 KEY1：IN STD_LOGIC； -采样与显示控制 TRAG：OUT STD_LOGIC_VECTOR(9 DOWNTO 0)；-产生锯齿波消耗 DATAIN：IN STD_LOGIC_VECTOR(9 DOWNTO 0)；-8路逻辑信号输入 DOUT：OUT STD_LOGIC_VECTOR(9 DOWNTO 0)；-逻辑信号输出显示END；ARCHITECTURE DACC OF RES