第8章数据采集控制系统的设计

1、第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 第第8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 8.1 系统设计要求系统设计要求8.2 系统设计方案系统设计方案 8.3 主要主要VHDL源程序源程序 8.4 系统仿真系统仿真/硬件验证硬件验证 8.5 设计技巧分析设计技巧分析8.6 系统扩展思路系统扩展思路 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 8.1 系统设计要求系统设计要求 数据采集和控制系统是对生产过程或科学实验中各种物理量进行实时采集、测试和反馈控制的闭环系统。它在工业控制、军事电子设备、医学监护等许多

2、领域发挥着重要作用。第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 本设计要求用一片CPLD/FPGA、模数转换器ADC和数模转换器DAC构成一个数据采集系统，并用CPLD/FPGA实现数据采集中对A/D转换、数据运算、D/A转换以及有关数据显示的控制。系统的组成框图如图8.1所示，其功能如下： (1) 系统按一定速率采集输入电压U1，经ADC0809转换为8位数字量DATA。 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 (2) 输入数据与通过预置按键输入数据采集控制器内的标准数据相减，求得带极性位的差值U(数字量)；差值之绝对值送至DA

3、C0832转换为U，它和特定的极性判别电路共同输出U。 (3) 数据采集和处理均在数据采集系统控制器的管理下有序进行。工作速率由时钟信号CLK的速率决定。第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 图8.1 数据采集系统组成框图 CPLD/FPGA数据采集控制器DAC0832ADC0809U1DATAEOCSTART开关和控制键8.88电压数据BCD码显示DOUTFUCEALEADDACLK第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 8.2 系统设计方案系统设计方案 8.2.1 系统总体设计方案 根据系统设计要求，数据采集系统控制器S

4、JCJKZQ可由四个模块组成：A/D转换控制模块ADZHKZ、数据运算与处理模块SJYSCL、D/A转换控制模块DAZHKZ以及有关键盘输入与数据显示控制模块JPXSKZ，其组成框图及有关接口如图8.2所示。第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 图8.2 数据采集系统总体组成原理图 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 8.2.2 A/D转换控制模块ADZHKZ的设计 1ADC0809模数转换的控制 ADC0809是CMOS的8位A/D转换器，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中。ADC0809的分辨率

5、为8位，转换时间约100 s，含锁存控制的8路多路开关，输出由三态缓冲器控制，单5 V电源供电。图8.3是ADC0809的管脚及主要控制信号时序图。 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 图8.3 ADC0809的管脚及主要控制信号时序图 IN2IN1IN0ADDAADDBADDCALED0D1D2D3D7REFD5IN3IN4IN5IN6IN7STARTEOCD4OECLKVCCREFGNDD6ADC0809DATA转换结束ZZZZZZZZSTARTALEEOCOED7.0第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 对于ADC

6、0809模数转换的控制程序段的VHDL设计，根据ADC0809的A/D转换控制要求，我们可用一个状态机来实现，其状态转换如图8.4所示。 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 图8.4 ADC0809工作时的状态转换图 ALE=0 START=0OE=0 LOCK=0CEN=0ALE=0 START=0OE=1 LOCK=1CEN=0EOC=0EOC=1ST0ST6ST5ST4ST1ST2ST3ALE=0 START=0OE=1 LOCK=0CEN=1ALE=0 START=0OE=0 LOCK=0CEN=0ALE=1 START=0OE=0 LOCK=0C

7、EN=0ALE=0 START=1OE=0 LOCK=0CEN=0ALE=0 START=0OE=0 LOCK=0CEN=0第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 2转换后数据的BCD码转换处理 表8.1是在ADC0809的基准电压(Vref)为5.12 V时，模拟输入电压与输出电压的对应关系表，其中最小电压准位是5/28=5/256=0.2 V。 这样，当由ADC0809的D7.0收到的数据信号是10000110(即86H)时，则对照表8.1时，高4位1000是2.56 V，而低4位0110是0.12 V，所以最后的电压输出结果是2.56 V+0.12 V=

8、2.68 V。第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 表8.1 ADC0809模拟输入电压与输出电压的对应关系 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 图8.5 BCD加法示意图1010100010010000001101000011100100100进位第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 为了方便后续的电压数据显示，我们应将输出电压表示成12位的BCD码形式。如上述的2.56 V是0010 0101 0110，0.12 V是0000 0001 0010，所以相加的结果2.68 V是001

9、0 0110 1000，因此必须设计一个12位的BCD码加法程序。 图8.5是2.56+0.18=2.74的二进制的BCD加法示意图。从图中可以看出，二进制BCD码相加时，由最低位4位加起，且每4位相加的结果超过10时需作进位操作。第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 8.3 主要主要VHDL源程序源程序8.3.1 A/D转换控制模块ADZHKZ的VHDL源程序 -ADZHKZ.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADZH

10、KZ IS PORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); -0809的8位转换数据输出第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 RST: IN STD_LOGIC; -复位信号 CLK: IN STD_LOGIC; -转换工作时钟信号 EOC: IN STD_LOGIC; -0809的转换结束控制信号 ALE: OUT STD_LOGIC; -0809的通道选择地址锁存信号 START: OUT STD_LOGIC; -0809的转换启动控制信号 OE: OUT STD_LOGIC; -0809的输出使能控制信号 ADDA:

11、OUT STD_LOGIC; -0809的通道选择控制信号 BCDOUT: OUT STD_LOGIC_VECTOR(11 DOWNTO 0); -来自0809的数据经BCD转换后的输出 ); 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 END ENTITY ADZHKZ; ARCHITECTURE ART OF ADZHKZ IS TYPE STATES IS (ST0，ST1，ST2，ST3，ST4，ST5，ST6); SIGNAL CURRENT_STATE，NEXT_STATE: STATES; SIGNAL REGL: STD_LOGIC_VECTOR(

12、7 DOWNTO 0); SIGNAL LOCK0，LOCK1: STD_LOGIC; -转换后数据输出锁存时钟信号 SIGNAL VALUE: STD_LOGIC_VECTOR(11 DOWNTO 0); SIGNAL CEN: STD_LOGIC; SIGNAL ALE0: STD_LOGIC; SIGNAL START0: STD_LOGIC; SIGNAL OE0: STD_LOGIC; BEGIN第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 -A/D转换控制模块 STATESYSTEM: BLOCK IS BEGIN ADDAALE0=0; START0=

13、0; OE0=0; LOCK0=0; NEXT_STATE=ST1; CENALE0=1; START0=0; OE0=0; LOCK0=0; 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 NEXT_STATE=ST2; CENALE0=0; START0=1; OE0=0; LOCK0=0; NEXT_STATE=ST3; CENALE0=0; START0=0; OE0=0; LOCK0=0; CEN=0; IF EOC=1 THEN -测试EOC的下降沿 NEXT_STATE=ST3; ELSE NEXT_STATEALE0=0; START0=0; OE0=

14、0; LOCK0=0; CEN=0; IF EOC=0 THEN NEXT_STATE=ST4; -测试EOC的上升沿，=1表明转换结束 ELSE NEXT_STATEALE0=0; START0=0; OE0=1; LOCK0=0; 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 NEXT_STATE=ST6; CENALE0=0; START0=0; OE0=1; LOCK0=1; NEXT_STATE=ST0; CENALE0=0; START0=0; OE0=0; LOCK0=0; NEXT_STATE=ST0; CEN=0; END CASE; END PR

15、OCESS; 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 PROCESS(RST, CLK) IS BEGIN IF RST=1 THEN CURRENT_STATE=ST0 ELSIF RISING_EDGE(CLK) THEN CURRENT_STATE=NEXT_STATE; -在时钟上升沿，转换至下一状态 END IF; END PROCESS; -用于给输出信号去毛刺 PROCESS(CLK) IS第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 BEGIN IF RISING_EDGE(CLK) THEN ALE=ALE0; S

16、TART=START0; OE=OE0; LOCK1=LOCK0; END IF; END PROCESS; -数据锁存进程 PROCESS(LOCK1) IS BEGIN IF RISING_EDGE(LOCK1) THEN REGL=D; -在LOCK1的上升沿，将转换好的数据锁入第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 END IF; END PROCESS; END BLOCK STATESYSTEM; -A/D转换数据的BCD码转换模块 CONVERSION: BLOCK IS SIGNAL V: STD_LOGIC_VECTOR(7 DOWNTO 0

17、); SIGNAL HB，LB: STD_LOGIC_VECTOR(11 DOWNTO 0); SIGNAL C30，C74，C118: STD_LOGIC; SIGNAL TEMPA，TEMPB，TEMPC: STD_LOGIC_VECTOR(4 DOWNTO 0); 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 BEGIN PROCESS(REGL) IS BEGIN VHBHBHBHBHBHBHBHBHBHBHBHBHBHBHBHBLBLBLBLBLBLBLBLBLBLBLBLBLBLBLBLB1001 THEN TEMP1: =TEMP1+0110; TEM

18、P2: =HB(7 DOWNTO 4)+LB(7 DOWNTO 4)+1; IF TEMP21001 THEN第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 TEMP2: =TEMP2+0110; TEMP3: =HB(11 DOWNTO 8)+LB(11 DOWNTO 8)+1; IF TEMP31001 THEN TEMP3: =TEMP3+0110; END IF; ELSE TEMP3: =HB(11 DOWNTO 8)+LB(11 DOWNTO 8); IF TEMP31001 THEN TEMP3: =TEMP3+0110; END IF; END IF;

19、 ELSE第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 TEMP2: =HB(7 DOWNTO 4)+LB(7 DOWNTO 4); IF TEMP21001 THEN TEMP2: =TEMP2+0110; TEMP3: =HB(11 DOWNTO 8)+LB(11 DOWNTO 8)+1; IF TEMP31001 THEN TEMP3: =TEMP3+0110; END IF; ELSE TEMP3: =HB(11 DOWNTO 8)+LB(11 DOWNTO 8); IF TEMP31001 THEN TEMP3: =TEMP3+0110; 第第8 8章章

20、数据采集控制系统的设计数据采集控制系统的设计与分析与分析 END IF; END IF; END IF; END IF; VALUE=TEMP3&TEMP2&TEMP1; END PROCESS; -将经过BCD码转换处理后的数据输出 BCDOUT=VALUE; END BLOCK CONVERSION; END ARCHITECTURE ART; 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 8.3.2 数据运算与处理模块SJYSCL的VHDL源程序 -SJYSCL.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.

21、ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SJYSCL IS PORT(CLK: IN STD_LOGIC; DABC: IN STD_LOGIC_VECTOR(11 DOWNTO 0); DTA: IN STD_LOGIC_VECTOR(3 DOWNTO 0); DTB: IN STD_LOGIC_VECTOR(3 DOWNTO 0); 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 DTC: IN STD_LOGIC_VECTOR(3 DOWNTO 0); QABC: OUT STD_LOGIC_VECTOR(11

22、DOWNTO 0); END ENTITY SJYSCL; ARCHITECTURE ART OF SJYSCL IS SIGNAL DA，DB，DC: STD_LOGIC_VECTOR(3 DOWNTO 0); -DA IS THE HIGHEST BIT，DC THE LAST ONE SIGNAL DDA，DDB，DDC: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN DA=DABC(11 DOWNTO 8); DB=DABC(7 DOWNTO 4); 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 DC=DABC(3 DOWNTO 0

23、); DDA=DTA(3 DOWNTO 0); DDB=DTB(3 DOWNTO 0); DDCDDA THEN IF DBDDB THEN IF DC=DDC THEN第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 TEMPC: =DC-DDC; TEMPB: =DB-DDB; TEMPA: =DA-DDA; ELSE TEMPC: =1010-DDC+DC; IF TEMPC1001 THEN TEMPC: =TEMPC+0110; END IF; TEMPB: =DB-1-DDB; TEMPA: =DA-DDA; END IF; 第第8 8章章 数据采集控制系统

24、的设计数据采集控制系统的设计与分析与分析 ELSIF DB=DDB THEN IF DC=DDC THEN TEMPC: =DC-DDC; TEMPB: =DB-DDB; TEMPA: =DA-DDA; ELSE TEMPC: =1010-DDC+DC; IF TEMPC1001 THEN TEMPC: =TEMPC+0110 ; END IF; TEMPB: =1010-DDB-1+DB; IF TEMPB1001 THEN第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 TEMPB: =TEMPB+0110; END IF; TEMPA: =DA-1-DDA; EN

25、D IF; ELSE IF DC=DDC THEN TEMPC: =DC-DDC; TEMPB: =1010-DDB+DB; IF TEMPB1001 THEN TEMPB: =TEMPB+0110; END IF; TEMPA: =DA-1-DDA; ELSE第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 TEMPC: =1010-DDC+DC; IF TEMPC1001 THEN TEMPC: =TEMPC+0110; END IF; TEMPB: =1010-1-DDB+DB; IF TEMPB1001 THEN TEMPB: =TEMPB+0110; END

26、IF; TEMPA: =DA-1-DDA; END IF; END IF; ELSIF DA=DDA THEN第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 IF DBDDB THEN IF DC=DDC THEN TEMPC: =DC-DDC; TEMPB: =DB-DDB; TEMPA: =DA-DDA; ELSE TEMPC: =1010-DDC+DC; IF TEMPC1001 THEN TEMPC: =TEMPC+0110; END IF; TEMPB: =DB-1-DDB; TEMPA: =DA-DDA; 第第8 8章章 数据采集控制系统的设计数据采集控制

27、系统的设计与分析与分析 END IF; ELSIF DB=DDB THEN IF DC=DDC THEN TEMPC: =DC-DDC; TEMPB: =DB-DDB; TEMPA: =DA-DDA; ELSE TEMPC: =DDC-DC; TEMPB: =DDB-DB; TEMPA: =DDA-DA; END IF; ELSE第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 IF DDC=DC THEN TEMPC: =DDC-DC; TEMPB: =DDB-DB; TEMPA: =DDA-DA; ELSE TEMPC: =1010-DC+DDC; IF TEMPC

28、1001 THEN TEMPC: =TEMPC+0110; END IF; TEMPB: =DDB-1-DB; TEMPA: =DDA-DA; END IF; 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 END IF; ELSE IF DDBDB THEN IF DDC=DC THEN TEMPC: =DDC-DC; TEMPB: =DDB-DB; TEMPA: =DDA-DA; ELSE TEMPC: =1010-DC+DDC; IF TEMPC1001 THEN TEMPC: =TEMPC+0110; END IF; 第第8 8章章 数据采集控制系统的设计数据

29、采集控制系统的设计与分析与分析 TEMPB: =DDB-1-DB; TEMPA: =DDA-DA; END IF; ELSIF DDB=DB THEN IF DDC=DC THEN TEMPC: =DDC-DC; TEMPB: =DDB-DB; TEMPA: =DDA-DA; ELSE TEMPC: =1010-DC+DDC; IF TEMPC1001 THEN TEMPC: =TEMPC+0110; END IF; TEMPB: =1010-1-DB+DDB; 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 IF TEMPB1001 THEN TEMPB: =TEM

30、PB+0110; END IF; TEMPA: =DDA-1-DA; END IF; ELSE IF DDC=DC THEN TEMPC: =DDC-DC; TEMPB: =1010-DC+DDC; IF TEMPB1001 THEN TEMPB: =TEMPB+0110; END IF; TEMPA: =DDA-1-DA; 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 ELSE TEMPC: =1010-DC+DDC; IF TEMPC1001 THEN TEMPC: =TEMPC+0110; END IF; TEMPB: =1010-1-DB+DDB; IF T

31、EMPB1001 THEN TEMPB: =TEMPB+0110; END IF; TEMPA: =DDA-1-DA; END IF; END IF; 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 END IF; QABC(11 DOWNTO 8)=TEMPA; QABC(7 DOWNTO 4)=TEMPB; QABC(3 DOWNTO 0)=TEMPC; END PROCESS; END ARCHITECTURE ART; 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 8.3.3 D/A转换控制模块DAZHKZ的VHDL源程序-DAZH

32、KZ.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DAZHKZ IS PORT(DATA_IN: IN STD_LOGIC_VECTOR(11 DOWNTO 0); CLK: IN STD_LOGIC; KK: IN STD_LOGIC; RST: IN STD_LOGIC; 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 DATA_OUT: OUT STD_LOGIC_VECTOR

33、(7 DOWNTO 0); END ENTITY DAZHKZ; ARCHITECTURE ART OF DAZHKZ IS SIGNAL TEMPG: INTEGER RANGE 0 TO 9; -BCDG SIGNAL TEMPS: INTEGER RANGE 0 TO 9; -BCDS SIGNAL TEMPB: INTEGER RANGE 0 TO 9; -BCDB SIGNAL TEMP: INTEGER RANGE 0 TO 255; SIGNAL DATA: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN第第8 8章章 数据采集控制系统的设计数据采集控制系

34、统的设计与分析与分析 TEMPG=CONV_INTEGER(DATA_IN(3 DOWNTO 0); TEMPS=CONV_INTEGER(DATA_IN(7 DOWNTO 4); TEMPB=CONV_INTEGER(DATA_IN(11 DOWNTO 8); TEMP=TEMPB*100+TEMPS*10+TEMPG; PROCESS(KK，TEMP，CLK) IS BEGIN IF RST=1 THEN DATA0); ELSIF RISING_EDGE(CLK) THEN第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 DATA=CONV_STD_LOGIC_V

35、ECTOR(TEMP，8); IF KK=1 THEN DATA_OUT=DATA; ELSE NULL; END IF; END IF; END PROCESS; END ARCHITECTURE ART; 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 8.3.4 键盘输入与数据显示控制模块JPXSKZ的VHDL源程序-JPXSKZ.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JPXSKZ IS PORT(BCDOUT: IN STD_L

36、OGIC_VECTOR(11 DOWNTO 0); KEYC: IN STD_LOGIC; KEY: IN STD_LOGIC; QA: IN STD_LOGIC_VECTOR(11 DOWNTO 0); 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 DATAOUT: OUT STD_LOGIC_VECTOR(11 DOWNTO 0); END ENTITY JPXSKZ; ARCHITECTURE ART OF JPXSKZ IS SIGNAL STATE: STD_LOGIC_VECTOR(1 DOWNTO 0); SIGNAL QQA: STD_LOGIC_V

37、ECTOR(11 DOWNTO 0); BEGIN CHOSEKEY: PROCESS(KEYC) IS VARIABLE TEMP: STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 IF RISING_EDGE(KEYC) THEN IF TEMP=10 THEN TEMP: =00; ELSE TEMP: =TEMP+1; END IF; END IF; STATEDATAOUTDATAOUTDATAOUTNULL; END CASE; END PROCESS CHOSEDISPLAY; KEY

38、BOARD: PROCESS(KEY，STATE) IS VARIABLE TEMPA，TEMPB，TEMPC: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN WAIT UNTIL KEY=1; IF STATE=00 THEN第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 IF TEMPA=1001 THEN TEMPA: =0000; TEMPB: =TEMPB+1; IF TEMPB=1001 THEN TEMPB: =0000; TEMPC: =TEMPC+1; IF TEMPC=1001 THEN TEMPC: =0000; END

39、 IF; END IF; ELSE TEMPA: =TEMPA+1; 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 END IF; ELSE NULL; END IF; QQA(11 DOWNTO 8)=TEMPC; QQA(7 DOWNTO 4)=TEMPB; QQA(3 DOWNTO 0)=TEMPA; END PROCESS KEYBOARD; END ARCHITECTURE ART; 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 8.3.5 系统总体组装的VHDL源程序 系统总体组装的VHDL源程序，请读者根据图8.2数据采集系

40、统总体组成原理图自行完成。第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 8.4 系统仿真系统仿真/硬件验证硬件验证 8.4.1 系统的有关仿真 图8.6图8.10是系统中有关模块的仿真，请读者结合有关程序进行仿真结果的分析。经分析上述的有关仿真结果，可知对应模块的VHDL程序设计是正确的。第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 图8.6 ADZHKZ的仿真结果图(未加去毛刺进程前) 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 图8.7 ADZHKZ的仿真结果图(加了去毛刺进程后) 第第8 8章章 数据采

41、集控制系统的设计数据采集控制系统的设计与分析与分析 图8.8 SJYSCL的仿真结果图 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 图8.9 DAZHKZ的仿真结果图 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 图8.10 JPXSKZ的仿真结果图 第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 8.4.2 系统的硬件验证 请读者根据自己所拥有的EDA实验开发系统自行完成。第第8 8章章 数据采集控制系统的设计数据采集控制系统的设计与分析与分析 8.5 设计技巧分析设计技巧分析 (1) 对于ADC0809模数转换的控制程序段的VHDL设计，可根据