频率综合技术实验报告

1、频率综合技术实验报告 姓 名： 学 号： 同 组 人： 学 号： 院 系: 指导老师： 时 间： 锁相与频率合成类实验实验摘要：锁相与频率合成类实验主要利用超大规模集成芯片完成锁相环和信号发生器的设计，通过单片机系统控制各种功能，该实验包括的知识点有硬件方面：锁相与频率合成技术，单片机技术，数字电路技术等；软件方面：汇编语言设计，C51语言设计，Protel电路图设计等。实验要求：在做实验之前，要通过查阅资料理解该实验的设计要求，包括硬件芯片的原理和功能，以及单片机方面的知识，熟悉汇编语言和C51语言的编程方法，完成该实验的硬件设计和软件设计，完成以上内容才能进实验室做实验。实验一、 锁相频率

2、合成器的设计2 实验二、 锁相环路参数测试实验9实验三、 DDS信号发生器的设计 14实验四、 基于FPGA的DDS信号源17实验一 锁相频率合成器的设计一、实验目的1. 掌握锁相环及频率合成器原理。2. 利用数字锁相环CD4046设计制作频率合成器。3. 利用有源滤波器将CD4046输出方波。二、实验仪器 示波器、万用表、频率计、直流稳压源。三、实验原理1锁相频率合成器原理锁相频率合成器是基于锁相环路的同步原理，由一个高准度、高稳定度的参考晶体振荡器，合成出许多离散频率。即将某一基准频率经过锁相环（PLL）的作用，产生需要的频率。原理框图如图1-1所示。图1-1 锁相环原理框图由图1-1可知

3、，晶体振荡器的频率经固定分频后得到步进参考频率，将信号作为鉴相器的基准与分频器的输出进行比较，鉴相器的输出正比与两路输入信号是相位差，经环路滤波器得到一个平均电压，控制压控振荡器（VCO）频率的变化，使鉴相器的两路输入信号相位差不断减小，直到鉴相器的输出为零或为某一直流电平，这时称为锁定。锁定后的频率为即。当预置分频数变化时，输出信号频率随着发生变化。锁相环中的滤波器时间常数决定了跟随输入信号的速度，同时也限制了锁相环的捕捉范围，详细原理见参考书。2CD4046锁相环工作原理数字锁相环CD4046由两个鉴相器、一个压控振荡器、一个源极跟随器和一个齐纳二极管组成。鉴相器有两个共用输入端和，输入端

4、既可以与大信号直接匹配，又可直接与小信号相接。自偏置电路可在放大器的线性区调整小信号电压增益。鉴相器为异或门，鉴相器为四组边沿触发器。由于CD4046的两个鉴相器输入信号均为数字信号，所以称CD4046位数字锁相环。压控振荡器的输出除受输入电压的控制外，还受禁止端INH的控制。当禁止端INH为高电平时，禁止VCO和源极跟随器工作；当禁止端INH为低电平时，允许VCO和源极跟随器输出。齐纳二极管用来辅助电源电压的调整。CD4046的功能框图和管脚排列如图1-2所示。图1-2 CD4046管脚排列和功能框图 由于鉴相器为异或门，使用时要求两个输入信号必须都是占空比为50%为对称方波，此时它的鉴相范

5、围是，否则线性鉴相范围将减小。在频率合成器中，由于环路中的分频输出信号一般都不是对称方波，故都不使用鉴相器。 鉴相器为四组RS边沿触发器，它具有鉴相/鉴频的功能，不像鉴相器依靠电平鉴相，鉴相器是依据脉冲边沿进行鉴相，对占空比无特殊要求，因而常使用在频率合成器中。鉴相器在不同输入相位差下输出的时域波形及鉴相特性曲线如1-3所示。图1-3 鉴相器的时域波形和鉴相特性 因为鉴相器输出级是由一个增强型P沟道场效应管和一个增强型N沟道场效应管组成的三态驱动电路，当管脚上的参考频率高于管脚上的比较信号频率时，鉴相器输出管脚电压中的直流分量增加，这一增加的直流分量控制VCO振荡频率迅速提高；当低于管脚上的比

6、较信号频率时，管脚电压中的直流分量减小，而这一减小的直流分量控制VCO振荡频率迅速降低。管脚的脉冲宽度表明了相位差的大小，当两个输入信号相同时，则输出呈高阻状态。 VCO的输出频率最高不超过1.5MHz（74HC4046为15MHz左右），决定振荡频率的不仅和电源电压有关，而且与外接阻容元件有关。振荡频率的定时元件有、和电容，无信号输入时，VCO将振荡在最低频率上。当使用不同电源时，与的关系、与的关系、/和/的关系如图1-4(a)、(b)、(c)所示。图1-4 VCO频率特性参数3参考测量分析（1）VCO的压控灵敏度与线性度。前已指出，VCO的压控灵敏度是单位电压控制下，VCO输出角频率的变化

7、量，记作，定义为： 。 理想的压控灵敏度应是不变的，但实际中的是变化的，这样压控特性是非线性的，通常用线性度参量来描述线性度，越接近1越好，的定义为 （2）、及的测量与计算为环路的自然谐振角频率，为阻尼系数，为频率转换时间（即频率合成器输出从某一频率跳变到另一频率的时间）。环路锁定后，相位差为常量，鉴相器输出电压是直流电压，环路滤波器输出也为直流电压，用示波器可观测的状态变化，判定环路是否入锁。改变分频比的数值，环路即刻失锁，若频差在捕捉带内，经短时间频率的牵引，又进入锁定状态。频率合成器从失锁到入锁的时间，称为频率转换时间。实际测量时，可用一低频TTL信号源接到分频器预置码的某一位上。利用低

8、频信号源高低电平，取代对应的两个可预置码，再用示波器同时观测信号源波形和点的波形，从示波器上读出峰值时间和频率转换时间的特征参数。对应波形如图1-5所示。图1-5 分频比N改变时的波形图1-5表明，TTL方波的控制下，环路分频比周期性的改变。鉴相器输出一个周期性频率阶跃信号，从某一电压开始（或）。经历一个瞬态响应过程，完成频率牵引和相位锁定，达到新的稳态直流电压（或）。可以利用和换算出阻尼系数和自然谐振角频率。它们分别为 CD4046中不包含环路滤波器，内部的鉴相器和压控振荡器相互独立，使用者可根据不同要求，合理地设计出环路滤波器参数，由于VCO输入阻抗极高，在设计环路滤波器时可以不考虑其影响

9、。因锁相环是一个典型的自控系统（即相位反馈控制系统），和是两个重要的参量，它对环路的性能影响很大。过大时，环路滤波器特性变差，输出相位噪声增大；过小，在频率转换过程中，的瞬态过冲较大，导致加长。通常取值范围是由频率合成器的步进间隔和工作频率范围，可计算出分频比的变化范围。一般取在。环路滤波器通常使用积分滤波器和无源比例积分器，如图1-6(a)和1-6(b)所示。图图1-6 两种环路滤波器（a）RC积分器 (b) 无源比例积分器对于使用积分器的频率合成器，有 式中，是鉴相灵敏度，对数字电路的鉴相器，是固定值。CD4046鉴相器鉴相灵敏度为。电容的取值范围为。对于使用无源比例积分器的频率合成器，有

10、 值得提到的是，若采用一节积分器作为环路滤波器，它的稳定性、频率捕捉范围等性能较差，因此应用较少。无源比例滤波器具有两个独立的时间常数，因此和大体上能独立选择，这种灵活性使它获得广泛应用。4总体设计方案总体设计方案的参考框图如图1-7所示。方案要求频率合器的工作范围在100160kHz,输出为方波等。数字锁相环CD4046中的VCO输出为单极性多谐振荡方波，因CD4046的管脚5加低电平时VCO起振、加高电平停振（VCO高阻输出）。CD4046中集成了两个鉴相器，即PD和PD，前者为异或门（不用），后者是触发器型鉴相器（选用）。分频器限定采用计数器CD4522。采用三片CD4522组成分频器时

11、，每片的预置端（ABCD）要置入数码。 图1-7 总体设计框图四、主要设计指标1输出频率范围：100160kHz，频率步进间隔10kHz。2限定使用数字锁相环CD4046，要求输出信号为方波。3在频率转换10kHz步进间隔时，要求频率转换时间小于5ms。4设计使用5V稳压电源。五、实验结果 本次实验由实验室提供的统一频率合成器完成锁相与频率合成类实验，该频率合成器符合上述所有设计指标，为后面其他实验打下基础，故频率合成器设计部分在此不再详述。 实验二 锁相环路参数测试实验一、实验目的1. 掌握VCO压控振荡器基本工作原理，加深对基本锁相环工作原理的理解；2. 熟悉锁相式数字频率合成器的电路组成

12、与工作原理。二、实验仪器 示波器、万用表、频率计、直流稳压源。三、实验内容1基本锁相环实验（1）观察锁相环路的同步过程；（2）观察锁相环路的跟踪过程；（3）观察锁相环路的捕捉过程；（4）测试环路的同步带与捕捉带，并计算它们的带宽。2锁相式数字频率合成器实验（1）在程序分频器的分频比N=1、10、100三种情况下： 测量输入参考信号的波形； 测量频率合成器输出信号的波形。（2）测量并观察最小分频比与最大分频比。四、实验步骤及记录结果1基本锁相环实验（1）观察环路的同步过程 锁相环在锁定状态下，如果输入信号参考频率保持不变，而VCO的振荡频率发生漂移导致时，则在环路的反馈控制作用下，使恢复仍然保持

13、=的状态，这种过程叫做同步过程。a.实验方法：将图8-2电路图中SW401、SW402、SW403设置为001状态，此时分频比为N=1。即将程序分频器的分频比设置为1(预置为001状态)。实验电路的锁相环即成为基本锁相环。其 =/N=/1=b.以外接信号源作参考信号，加入方波信号源，令信号源输出一个参考频率为50KHz、电平为TTL的参考信号加于相位比较器的端。在TP402处测量，我们可看到，这时经过环路的反馈控制，将偏离前项测出的的参考值而趋向于，直至也等于外接信号源的参考频率值50KHz。这就是同步过程，基本锁相环被外加信号源锁定在的频率上。实验结果：设置方波信号为幅度为4.5V的TTL信

14、号，由于仪器精确度和参数设置等问题，我们发现实验中加入50KHz的信号源信号时，锁相环已不能锁定信号，故略微减小输入信号频率，在48KHz时可以锁定，故将参考频率定为48KHz。（2）观察环路的跟踪过程锁相环进入锁定状态后，如果 (现等于VCO的振荡频率)不变，输入参考频率发生飘移，则在环路的反馈控制作用下，使跟随着的变化而变化，以保持的环路锁定状态。这种过程叫做跟踪过程。 实验方法：在上面实验的基础上将外加信号源的频率(参考频率)逐次改变(模拟产生的漂移)，每改变一次，观察一次的数值，可以看到：随的变化即=的状态。实验结果： 在48KHz附近逐次改变信号源频率为47KHz、46KHz、45K

15、Hz、44KHz、43KHz、42KHz，可以观察到的频率随之改变，并保持的状态。（3）观察环路的捕捉过程 锁相环在初始失锁状态下，通过环路反馈控制作用，使VCO的振荡频率调整=的锁定状态，这个过程称为捕捉过程。实验方法：电路连接同前项，TP402处接频率计，测量的数值，实验开始时将信号源频率()远离VCO的中心振荡频率(如令高于1.5MHz或远低于1KHz)使环路处于失锁状态，即，然后将从高端缓慢地降低(或从低端缓慢地升高)，当降低(或升高)到一定数值，频率计显示等于时，即捕捉到了，环路进入锁定状态。实验结果： 首先将信号源频率设置为1.5MHz，发现环路失锁，缓慢降低，当，环路开始锁定。（

16、4）测试环路的同步带与捕捉带实验方法：电路连接同前项，令信号源频率()等于50KHz。这时环路应处于锁定状态（=）。a.慢慢增加信号源的频率，直至环路失锁（）。此时信号源的输出频率就是同步带的最高频率。b.慢慢减小信号源的频率，直到环路锁定，此时信号源的输出频率就是捕捉带的最高频率。c.继续慢慢减小信号源的频率，直至环路失锁，此时信号源的输出频率就是同步带的最低频率。d.慢慢增加信号源的频率，直至环路锁定。此时信号源的输出频率就是捕捉带的最低频率。实验结果：实验记录数据如下4848454548.548.3540404948.403030.014848202047471010551.81.857

17、22.0011.91.900由上表中数据可知，同步带的最高频率为：48.35KHz捕捉带的最高频率为：48KHz同步带的最低频率为：1.8KHz捕捉带的最低频率为：1.9KHz输入信号和环路输出信号波形延时记录如下延时4848160ns4545160ns4040160ns3030160ns2020160ns1010160ns22.001160ns 对比环路锁定时输入信号和环路输出信号的波形（实验时忘记拍摄，仅记下数据，这里画出图形），可以知道，锁相环在环路锁定时，输出信号是与输入信号同频、有固定相位延迟的信号。2锁相式数字频率合成器实验 （1）测量UR的频率和波形。用示波器频率计在TP401上

18、测量，应为1KHz，高电平3.4V，低电平0V。 （2）测量UV的频率和波形（在TP402）正常工作时UV的波形应和UR同频同相，但UV的占空比与程序分频器的分频比N有关。若N1时（K402接23脚），与UR的波形相同；N不等于1时（K402接12脚），UV波形的占空比小于50。实验结果；UV的频率，高电平=3.76V，低电平=-160mV。UR的占空比为50%，N1时（K402接23脚），UV的占空比为48.7%； N不等于1时（K402接12脚），UV的占空比为46.3%。（3）检查最小分频比和最大分频比。 将SW403，SW402都置于0位，SW401从置入十进制数9开始，逐渐减置数值，

19、当输出频率不符合的关系时，表示已不能锁定VCO的频率。频率合成器已不能正常工作。则能满足关系式的最小的分频比值，即为该合成器的最小分频比。 同理，增大N的数值能够满足关系式的最大的分频比值，即为该合成器的最大分频比。 本合成器分频比的范围满足1999。实验结果： =1KHz分频比N分频比N98.9921010.0287.9872020.0077.0023029.9465.9954040.0055.0004545.0443.9874848.0133.0014948.0721.9985049.0111.8576049.01由上表可知，该频率合成器的最小分频比为N=2，最大分频比为N=48.实验中，

20、可以改变UR的频率和分频比，时频率合成器输出想要的频率波形。 实验三 DDS信号发生器的设计一、设计目的1.学习掌握DDS信号源的原理设计。2.了解专用AD9850集成电路芯片功能，用专用芯片设计DDS信号源。3.学习掌握一种单片机的编程技巧与单片机的外围电路设置，实现与专用芯片的对接。二、实验仪器 示波器、万用表、频率计、直流稳压源三、DDS工作原理简介目前频率合成主要有三种方法：直接模拟电路实现法、锁相环合成法和直接数字合成法。直接模拟电路实现法利用倍频、分频、混频及滤波，从单一或几个参数频率中产生多个所需的频率。该方法频率转换时间快，但是体积大、功耗大，目前已有逐步被淘汰的趋势。锁相环合

21、成法通过锁相环完成频率的加、减、乘、除运算。该方法结构简化、便于集成，且频谱纯度高，目前使用比较广泛，但存在高分辨率和快转换速度之间的矛盾，一般只能用于大步进频率合成技术中。直接数字合成法DDS是近年来迅速发展起来的一种新的频率合成方法。该技术从相位概念出发来对频率进行合成，采用数字取样技术，将参考信号的频率、相位、幅值等参数转变成一组取样函数，然后直接运算出所需要的频率信号。这种方法简单可靠、控制方便，且具有很高的频率分辨率和转换速度，非常适合快速频率转换技术的要求。因直接数字合成法是采用数字化技术，在时钟作用下，通过相位累加器将频率控制字进行线性相位累加产生的变化量，直接产生各种不同频率的

22、一种频率合成方法。所以输出信号中含有大量杂散谱线，超宽频带信号也将遇到谐波电平高，从而难以抑制谐波等问题。这些问题严重影响了DDS输出信号的频谱纯度，也成为限制其应用的主要因素。DDS的结构原理图如图21所示，它由相位累加器、正弦ROM表、DA转换器等组成。参考频率由一个稳定的晶体振荡器产生，用它来同步整个合成器的各个组成部分。相位累加器由位加法器与位相位寄存器级联构成，类似于一个简单的加法器。每来一个时钟脉冲，加法器将控制字与累加寄存器输出的累加相位数据相加，把相加后的结果送到累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对

23、频率控制字进行线性相位累加。由此可以看出，相位累加器在每一个参考频率输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的输出频率就是DDS输出的信号频率。图2-1 锁相环频率合成器原理框图用相位累加器输出的数据作为波形存储器（ROM）的相位取样地址。这样就可以把存储在波形存储器内的波形抽样值(二进制编码)经查找表查出，完成相位到幅值的转换。波形存储器的输出送到DA转换器，DA转换器将数字形式的波形幅值转换成所要求合成频率的模拟输出信号。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。DDS的输出频率、参考时钟频率、相位累加器长度以及频率控制字之间

24、的关系为式中，为参考时钟频率；是相位累加器长度；为频率控制字。由于DDS的最高输出频率受到奈奎斯特抽样定理限制，所以以上计算的理论输出频率值为50。但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽只能达到40左右。四、设计指标要求1实现正弦波、方波信号输出，频率范围010MHZ。2正弦波信号输出幅值为200mV，方波信号输出幅值为TTL电平。3信号输出阻抗：5070。五、测试结果 本次实验是使用实验室提供的统一DDS信号发生器，故原理与设计部分不再详述，下面是测试部分和记录结果。1、 用DSO_2902示波器观察及测试DDS信号产生器实验板的波形、频率范围、最小分

25、辨率、调整按键并记录每个键的用途，以及记录DDS输出的波形、频率范围、最小分辨率。实验结果：实验中我们使用DDS信号发生器输出正弦信号，频率范围为010MHz，最小分辨率为1KHz，按键S1S4分别为移位、递增、确定和复位。具体为S1：移动LED显示器显示的小数点。每按动一下S1，小数点向后移动一位。 S2：实现加1功能。小数点调整至某一位，每按动一下S2，则该位的数字加1。 S3:对于调整之后的数据进行确认。S4：实现清零功能。使用S4时应注意，数据在确定以后是无法清零的，按动S1，当LED显示器上显示小数点时，S4才有效，此时按动S4，数据被清零。2、 用示波器分别观察

26、DDS输出滤波器前后的波形，记录观察的现象并得出结论。实验结果：实验中我们取了输出为1KHz和10MHz两个点的输出滤波前后波形（正弦波）DDS输出频率示波器输出频率滤波前（放大前）峰峰值滤波后（放大后）峰峰值放大倍数1KHz1KHz1.98V3.36V1.69710MHz9.9994MHz0.92V1.12V1.217 由结果可以看出，由于滤波器的非线性，放大倍数并不固定，DDS中采用低通滤波器，故低频信号的幅度较高频信号幅度更大。实验四 基于FPGA的DDS信号源1、 实验目的1. 了解采用FPGA设计DDS信号源的工作原理。2. 掌握采用FPGA芯片实现DDS信号源设计方法。3. 掌握F

27、PGA的EDA软件使用方法。2 实验仪器 示波器、万用表、频率计。3、 实验原理 图4-1 DDS原理框图 如图1所示，DDS由累加器、波形存储器、D/A转换器和低通滤波器组成，其中累加器的作用是寻址，其结果送入到波形存储器提取相应地址的数据，当这些数据被一次提取完后，便组成玩笑横的波形。如图2所示，累加器是有加法器和锁存器构成的。 图4-2 累加器结构此处，锁存器可以选用D触发器。波形存储器中存储的波形的数据需要比较高的采用率，这样在一定范围内改变步长也可以保证奈奎斯特采样定律。 DDS的基本结构主要由相位累加器、相位调制器、正弦波数据表(ROM)、D/A转换器构成。相位累加器由N位加法器N

28、位寄存器构成。每来一个CLOCK，加法器就将频率控制字fwrod与累加寄存器输出的累加相位数据相加，相加的结果又反馈送至累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此，相位累加器在每一个时钟脉冲输入时，把频率控制字累加以此，相位累加器输出的数据作为波形存储器的相位取样地址，这样就可把存储在波形存储器内的波形抽样值进行找表查出，完成相位到幅值的转换。 由于相位累加器为N位，相当于把正弦信号在相位上的精度定为N位，所以分辨率为。若系统时钟频率为，频率控制字fword为1，则输出频率为，这个频率相当

29、于"基频"。若fword为K，则输出频率为：，当系统输入时钟频率fC不变时，输出信号的频率由频率控制字K所决定。由上式可得：，其中，K为频率字，注意K要取整，有时会有误差。 选取ROM的地址时，可以间隔选项，相位寄存器输出的位数D一般取10-16位，这种截取方法称为截断式用法，以减少ROM的容量。D太大会导致ROM容量的成倍上升，而输出精度受D/A位数的限制未有很大改善。四、实验内容及步骤1）、相位累加器（频率控制字）、寄存器电路、（相位控制字）累加器1)设计原理： 在时钟的作用下，进行相位累加，相位累加器的组成= N位加法器+N位寄存器。相位累加器（频率控制字）由12位加

30、法器与12位寄存器级联构成。每来一个时钟脉冲，加法器将频率控制字与寄存器输出的累加相位数据相加，再把相加后的结果送至寄存器的数据输入端。寄存器将加法器的上一个时钟作用后所产生的相位数据反馈至加法器的输入端，以使加法器在下一个时钟作用下继续与频率控制字进行相加。这样，相位累加器在时钟作用下，进行相位累加。当相位累加器累加满量时就会产生一次溢出，完成一个周期性的动作。如下图所示。加法器（相位控制字）将相位控制字与寄存器输出的累加相位数据相加。 其中，频率控制字kf设计的是从0000到1111的四位二进制数，但是为了与相位累加器相匹配，kf需要定义成12位的二进制数。所以kf的高8为都要赋零，只需要

31、控制低四位。 同样，为了与加法器匹配，相位控制字也定义成了12位的二进制数，为了方便起见，kp也设计了从0000到1111十六个状态，但是若加在低四位，当kp也从0000到0001时，相位只变化了2/212=/2048，肉眼很难观测到，从0000到1111也之变化了/2048×16=/128，在示波器上很难看到。所以本设计将4位相位控制字加在高四位，低八位赋零。这样从0000到1111，相位变化了2/212×27=/16，在示波器上很容易看到的，从0000到1111相位变化了。（后来，由于开关个数有限，相位控制字改为2位）。2)电路图如下：12位累加器（频率控制字）设计电路

32、：封装后如下图所示：12位寄存器设计电路：封装后如下图所示：12位累加器（相位控制字）设计电路与12位累加器（频率控制字）设计电路一样。2）波形存储器（1）正弦波形存储器，N（12）位的寻址ROM相当于把的正弦信号离散成具有个样值的序列，波形ROM有D（10）位数据位，所以设置个样值的值以D位二进制数值固化在ROM中，这里设置D=10，所以ROM中的数据范围应该从0到1023，但是正弦值只从-1到1，所以要对其进行量化，公式如下所示：其中，为存储地址，范围是从0到4095。类似地，（2）方波波形发生器：方波存储结构相较正弦波与余弦波的较为简易，这是因为方波的图象比较简单，整个图象存储数据只对应

33、只有0与1023两个值，且各占一半，其方波图形如下所示：图（1）方波其量化公式如下：（3）三角波存储器：三角波的设计只要分成三段，即（0,1023），（1024,3071），（3072,4095）这三段。其存储结构如下图所示：图（2）三角波其量化公式如下所示：（4）锯齿波存储器：下图为锯齿波的存储结构：图（3）锯齿波其量化公式如下所示：3） 10位触发器电路电路作用：稳定输出波形，将其更好地显示在示波器上。封装后如下图所示：4）测频电路1)设计原理： 测频就是计算1秒钟内脉冲的个数。我们利用计数器和锁存器实现这一功能。由于累加器以频率控制字K为间隔,当累加器满量时就会产生一次溢出,完成一次周期性的动作,这个周期也就是DDS信号的一个频率周期,所以将累加器的最高位作