EDA及FPGA,Verilog第一章

1、硬件描述语言及硬件描述语言及FPGA设计设计主讲教师：杜娟主讲教师：杜娟 第一章第一章 Verilog HDL设计初步设计初步 n学习本章要重点关注并归纳总结以下几个学习本章要重点关注并归纳总结以下几个方面的问题：方面的问题：n已掌握了哪些已掌握了哪些VerilogVerilog语句结构、语法规则、语言语句结构、语法规则、语言要素和数据表示方法？要素和数据表示方法？n对于既定功能的电路模块有多少种描述方法？各对于既定功能的电路模块有多少种描述方法？各有何优缺点？有何优缺点？n怎样理解怎样理解VerilogVerilog语句的并行特征和顺序特征？语句的并行特征和顺序特征？nVerilogVeri

2、log硬件描述语言与硬件描述语言与C C或者汇编语言等软件语言或者汇编语言等软件语言在表述和验证设计者的编程意图（功能的表达、在表述和验证设计者的编程意图（功能的表达、验证）时有什么本质区别？验证）时有什么本质区别？1.1 组合电路的组合电路的Verilog HDL描述描述1.1.1 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述1图图1-1 4选选1多路选择器（多路选择器（MUX41a）1.1 组合电路的组合电路的Verilog HDL描述描述1.1.1 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述1图图1-2 MUX41a电路的时序波形电路的时序波

3、形1.1.1 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述1【例例1-1】1.1.1 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述1此电路的此电路的Verilog描述由描述由4个部分组成：个部分组成：u以以Verilog语言的关键词语言的关键词module-endmodule引导的引导的完整电路模块描述。（模块声明）完整电路模块描述。（模块声明）u以以input、output等关键词引导的对模块外部端口描等关键词引导的对模块外部端口描述的语句。（端口定义）述的语句。（端口定义）u以以reg等关键词说明模块内部将出现的相关信号的特等关键词说明模块内部将

4、出现的相关信号的特性和数据类型。（数据类型声明）性和数据类型。（数据类型声明）u以以always等关键词引导的对模块逻辑功能描述的语句。等关键词引导的对模块逻辑功能描述的语句。1.1.1 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述1图图1-3 由由Quartus综合后的综合后的4 4选选1 1多路选择器的门级电路图多路选择器的门级电路图1.1.1 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述1相关语法知识：相关语法知识：1.模块表达模块表达module 模块名（模块端口名列表）；模块名（模块端口名列表）；端口定义端口定义数据类型声明数据类型声明逻辑

5、功能描述逻辑功能描述endmodule2.端口定义端口定义input 端口名端口名1，端口名，端口名2，；output 端口名端口名1，端口名，端口名2，；inout 端口名端口名1，端口名，端口名2，；input msb:lsb 端口名端口名1，端口名，端口名2，；1.1.1 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述13.reg型变量定义型变量定义reg 变量名变量名1，变量名，变量名2，；reg msb:lsb 变量名变量名1，变量名，变量名2，；4.过程语句过程语句always (敏感信号及敏感信号列表及表达式敏感信号及敏感信号列表及表达式) 包括块语句的各类顺

6、序语句包括块语句的各类顺序语句1.1.1 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述15.块语句块语句begin-endbegin ：块名：块名 语句语句1；语句；语句2；语句语句n；end6.case条件语句和条件语句和4种逻辑状态种逻辑状态case (表达式表达式) 值值1：语句：语句1； 值值2：语句：语句2； default:语句语句n;endcase1.1.1 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述1u0:二进制数二进制数0，低电平，逻辑，低电平，逻辑0，事件为假，事件为假u1：二进制数：二进制数1，高电平，逻辑，高电平，逻辑1，事

7、件为真，事件为真uz或者或者Z：高阻态，不区分大小写，还可以用：高阻态，不区分大小写，还可以用“？”来表示来表示ux或者或者X：不确定或者未知的逻辑状态，不区分大小写：不确定或者未知的逻辑状态，不区分大小写7.并位操作和数字表达并位操作和数字表达并位操作：并位操作： 二进制数的一般格式：二进制数的一般格式：1.1 组合电路的组合电路的Verilog HDL描述描述1.1.2 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述2【例例1-2】1.1.2 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述21按位逻辑操作符按位逻辑操作符 A=1b0; B=1b1;

8、C3:0=4b1100; D3:0=4b1011; E5:0=6b010110;表表1-1 逻辑操作符逻辑操作符相关语法：相关语法：1.1.2 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述22等式操作符等式操作符A=4b1011; B=4b0010; C=4b0z10; D=4b0z10; 表表1-2 等式操作符等式操作符1.1.2 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述23assign连续赋值语句连续赋值语句 assign 目标变量名目标变量名 = 驱动表达式驱动表达式; assign DOUT = a & b; assign DOU

9、T = a & b | c ; assign DOUT = e & f | d ;1.1.2 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述24wire定义网线型变量定义网线型变量wire 变量名变量名1，变量名，变量名2，. . . ;wire msb:lsb 变量名变量名1，变量名，变量名2，. . . ;wire 7:0 a ； wire Y = tmp1 tmp2; wire tmp1,tmp2; assign Y = tmp1 tmp2;1.1 组合电路的组合电路的Verilog HDL描述描述1.1.3 4选选1多路选择器及其多路选择器及其Ver

10、ilog HDL描述描述3 【例例1-3】1.1 组合电路的组合电路的Verilog HDL描述描述1.1.3 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述3 1if_else条件语句条件语句if (S) Y=A; else begin Y=B; Z=C; Q=1b0; end（1）阻塞式赋值。）阻塞式赋值。 “=” 2过程赋值语句过程赋值语句（2）非阻塞式赋值。）非阻塞式赋值。 3数据表示方式数据表示方式1.1 组合电路的组合电路的Verilog HDL描述描述1.1.4 4选选1多路选择器及其多路选择器及其Verilog HDL描述描述4 【例例7-4】1.1 组合电

11、路的组合电路的Verilog HDL描述描述1.1.5 简单加法器及其简单加法器及其Verilog HDL描述描述 1. 半加器描述半加器描述图图1-4全加器电路图及其实体模块全加器电路图及其实体模块1.1 组合电路的组合电路的Verilog HDL描述描述1.1.5 简单加法器及其简单加法器及其Verilog HDL描述描述 1. 半加器描述半加器描述图图1-5 半加器电路图及其真值表半加器电路图及其真值表1.1 组合电路的组合电路的Verilog HDL描述描述1.1.5 简单加法器及其简单加法器及其Verilog HDL描述描述 1. 半加器描述半加器描述【例例1-5】1.1 组合电路的

12、组合电路的Verilog HDL描述描述1.1.5 简单加法器及其简单加法器及其Verilog HDL描述描述 1. 半加器描述半加器描述【例例1-6】1.1 组合电路的组合电路的Verilog HDL描述描述1.1.5 简单加法器及其简单加法器及其Verilog HDL描述描述 1. 半加器描述半加器描述【例例1-7】常用的算术运算符包括：常用的算术运算符包括：+加加-减减*乘乘/除除%求模求模1.1 组合电路的组合电路的Verilog HDL描述描述1.1.5 简单加法器及其简单加法器及其Verilog HDL描述描述 1. 半加器描述半加器描述【例例1-8】1.1 组合电路的组合电路的V

13、erilog HDL描述描述2. 全加器顶层文件设计全加器顶层文件设计【例例1-9】图图1-6 1位全加器仿真时序位全加器仿真时序1.1 组合电路的组合电路的Verilog HDL描述描述u所谓的元件例化就是引入一种连接关系，将预先设计好所谓的元件例化就是引入一种连接关系，将预先设计好的模块定义为一个元件，然后利用特定的语句将此元件与的模块定义为一个元件，然后利用特定的语句将此元件与当前设计实体中指定的端口相连接，从而为当前实体引入当前设计实体中指定的端口相连接，从而为当前实体引入一个新的、低一级的设计层次。在这里，当前设计实体模一个新的、低一级的设计层次。在这里，当前设计实体模块相当于一个较

14、大的电路系统（比如说全加器），所定义块相当于一个较大的电路系统（比如说全加器），所定义的例化元件相当于一个要插在这个电路系统板上的芯片（比的例化元件相当于一个要插在这个电路系统板上的芯片（比如半加器和或门），而当前设计实体模块中指定的端口则如半加器和或门），而当前设计实体模块中指定的端口则相当于这块电路板上准备接受此芯片的一个插座。相当于这块电路板上准备接受此芯片的一个插座。1.1 组合电路的组合电路的Verilog HDL描述描述2. 全加器顶层文件设计全加器顶层文件设计Verilog中元件例化语句的结构比较简单，一般格式如下：中元件例化语句的结构比较简单，一般格式如下： （ .例化元件端口

15、（例化元件外接端口名）例化元件端口（例化元件外接端口名）,.）;1.1 组合电路的组合电路的Verilog HDL描述描述3. 8位加法器描述位加法器描述 【例例1-10】【例例1-11】1.1 组合电路的组合电路的Verilog HDL描述描述3. 8位加法器描述位加法器描述 图图1-7 8位加法器仿真波形位加法器仿真波形图图1-8 8位加法器位加法器Quartus综合之综合之RTLRTL电路电路1.2 时序电路的时序电路的Verilog HDL描述描述 1.2.1 边沿触发型边沿触发型D触发器及其触发器及其Verilog描述描述图图1-9 D触发器触发器DFF1图图1-10 D触发器时序波

16、形触发器时序波形1.2 时序电路的时序电路的Verilog HDL描述描述 1.2.1 边沿触发型边沿触发型D触发器及其触发器及其Verilog描述描述【例例1-12】1.2 时序电路的时序电路的Verilog HDL描述描述 1.2.2 电平触发型锁存器及其电平触发型锁存器及其Verilog描述描述 图图1-11 锁存器锁存器LATCH1模块及其逻辑电路模块及其逻辑电路1.2 时序电路的时序电路的Verilog HDL描述描述 1.2.2 电平触发型锁存器及其电平触发型锁存器及其Verilog描述描述 【例例1-13】图图1-12 例例4-13的锁存器时序波形的锁存器时序波形1.2 时序电路

17、的时序电路的Verilog HDL描述描述 1.2.3 含异步清含异步清0和时钟使能结构的和时钟使能结构的D触发器及其触发器及其Verilog描述描述图图1-13 含使能和复位的触发器含使能和复位的触发器图图1-14 含异步清含异步清0和时钟使能型和时钟使能型D触发器的时序图触发器的时序图1.2 时序电路的时序电路的Verilog HDL描述描述 1.2.3 含异步清含异步清0和时钟使能结构的和时钟使能结构的D触发器及其触发器及其Verilog描述描述【例例1-14】1.2 时序电路的时序电路的Verilog HDL描述描述 1.2.4 含同步清含同步清0结构的结构的D触发器及其触发器及其Ve

18、rilog描述描述【例例1-15】1.2 时序电路的时序电路的Verilog HDL描述描述 1.2.4 含同步清含同步清0结构的结构的D触发器及其触发器及其Verilog描述描述图图1-15 含同步清零的含同步清零的D触发器触发器图图1-16 含同步清零的含同步清零的D触发器的仿真波形触发器的仿真波形1.2 时序电路的时序电路的Verilog HDL描述描述 1.2.5 含异步清含异步清0的锁存器及其的锁存器及其Verilog描述描述 图图1-17 含异步清零的锁存器含异步清零的锁存器图图1-18 含异步清零的的锁存器含异步清零的的锁存器RTL视图视图图图1-19 含异步清零的锁存器仿真波形

19、含异步清零的锁存器仿真波形1.2 时序电路的时序电路的Verilog HDL描述描述 1.2.5 含异步清含异步清0的锁存器及其的锁存器及其Verilog描述描述 【例例1-16】由连续赋值语句描述的异步由连续赋值语句描述的异步清零锁存器清零锁存器【例例1-17】含异步清零的锁存器含异步清零的锁存器1.2 时序电路的时序电路的Verilog HDL描述描述 1.2.6 Verilog的时钟过程描述注意点的时钟过程描述注意点 【例例1-18】1.2 时序电路的时序电路的Verilog HDL描述描述 1.2.6 Verilog的时钟过程描述注意点的时钟过程描述注意点 图图1-20 含异步清零的的

20、锁存含异步清零的的锁存1.2 时序电路的时序电路的Verilog HDL描述描述 1.2.7 异步时序电路异步时序电路图图1-21 异步时序电路异步时序电路1.2 时序电路的时序电路的Verilog HDL描述描述 1.2.7 异步时序电路异步时序电路【例例1-19】1.3 计数器的计数器的Verilog HDL设计设计1.3.1 4位二进制加法计数器及其位二进制加法计数器及其Verilog描述描述 图图1-22 四位加法计数器的工作时序四位加法计数器的工作时序1.3 计数器的计数器的Verilog HDL设计设计1.3.1 4位二进制加法计数器及其位二进制加法计数器及其Verilog描述描述

21、 【例例1-20】1.3 计数器的计数器的Verilog HDL设计设计1.3.1 4位二进制加法计数器及其位二进制加法计数器及其Verilog描述描述 图图1-23 4位加法计数器位加法计数器RTL电路电路1.3.2 功能更全面的计数器设计功能更全面的计数器设计【例例1-21】含有异步清零同步时钟使能和同步数据加载功能的十进制计数器含有异步清零同步时钟使能和同步数据加载功能的十进制计数器1.3 计数器的计数器的Verilog HDL设计设计1.3.2 功能更全面的计数器设计功能更全面的计数器设计表表1-4 关系运算符关系运算符图图1-24 例例1-12的仿真波形的仿真波形1.3 计数器的计数

22、器的Verilog HDL设计设计1.3.2 功能更全面的计数器设计功能更全面的计数器设计图图1-25 Quartus对例对例1-211-21综合后得到的综合后得到的RTLRTL图图习习 题题 1-1 举例说明，举例说明，Verilog HDL的操作符中，哪些操作符的运算结果总是一位的。的操作符中，哪些操作符的运算结果总是一位的。1-2 wire型变量与型变量与reg型变量有什么本质区别，它们可用于什么类型语句中？型变量有什么本质区别，它们可用于什么类型语句中？1-3 阻塞赋值和非阻塞赋值有何区别？阻塞赋值和非阻塞赋值有何区别？1-4 举例说明，为什么使用条件叙述不完整的条件句能导致产生时序模

23、块的综合举例说明，为什么使用条件叙述不完整的条件句能导致产生时序模块的综合结果？结果？1-5 用用Verilog设计一个设计一个3-8译码器，要求分别用译码器，要求分别用case语句和语句和if_else语句。比较这语句。比较这两种方式。两种方式。1-6图图4-27所示的是双所示的是双2选选1多路多路选择器构成的电路选择器构成的电路MUXK。对于其。对于其中中MUX21A，当，当s=0和和s=1时，时，分别有分别有y=a和和y=b。试在一个模块。试在一个模块结构中用两个过程来表达此电路。结构中用两个过程来表达此电路。习习 题题 1-7 给出给出1位全减器的位全减器的VHDL描述。要求：描述。要

24、求：（1）首先设计）首先设计1位半减器，然后用例化语句将它们连接起来，图位半减器，然后用例化语句将它们连接起来，图4-28中中h_suber是半减器，是半减器，diff是输出差，是输出差，s_out是借位输出，是借位输出，sub_in是借位输入。是借位输入。（2）根据图）根据图4-28设计设计1位全减器。位全减器。（3）以）以1位全减器为基本硬件，构成串行借位的位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来位减法器，要求用例化语句来完成此项设计。完成此项设计。 1-8 给出一个给出一个4选选1多路选择器的多路选择器的Verilog描述。此器件与图描述。此器件与图4-1类似，但选通控制类似，但选通控制端有端有4个输入：个输入：S0、S1、S2、S3。当且仅当。当且仅当S0=0时：时：Y=A；S1=0时：时：Y=B；S2=0